[實用新型]基于FPGA的DDS信號發生器

有效

• 申請號: 201520733714.3
• 申請日: 2015-09-21
• 公開（公告）號: CN205121246U
• 公開（公告）日: 2016-03-30
• 發明（設計）人: 雒宏偉;高靜;楊名軍
• 申請（專利權）人: 北京航天光華電子技術有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 陳鵬

技術領域

本發明涉及電子技術和通信領域，特別是涉及一種基于FPGA的DDS信號發生器。

背景技術

DDS(DirectDigitalSynthesizer，直接數字頻率合成)與大多數的數字信號處理技術一樣，它的基礎仍然是奈圭斯特采樣定理。奈圭斯特采樣定理是任何模擬信號進行數字化處理的基礎，它描述的是一個帶限的模擬信號經抽樣變成離散序列后可不可以由這些離散序列恢復出原始模擬信號的問題。

奈圭斯特采樣定理告訴我們，當抽樣頻率大于或者等于模擬信號最高頻率的兩倍時，可以由抽樣得到的離散序列無失真地恢復出原始模擬信號。只不過在DDS技術中，這個過程被顛倒過來了。DDS不是對模擬信號進行抽樣，而是一個假定抽樣過程已經發生且抽樣值已經量化完成，如何通過某種方法把已經量化的數值重建原始信號的問題。

DDS電路一般由參考時鐘、相位累加器、波形存儲器組成。其結構如圖3所示。

其中，fc為參考時鐘頻率，K為頻率控制字，N為相位累加器位數，A為波形存儲器地址位數，D為波形存儲器的數據位字長和D/A轉換器位數。

DDS系統中的參考時鐘通常由一個高穩定度的晶體振蕩器來產生，用來作為整個系統各個組成部分的同步時鐘。頻率控制字(FrequencyControlWord，FCW)實際上是二進制編碼的相位增量值，它作為相位累加器的輸入。相位累加器由加法器和寄存器級聯而成，它將寄存器的輸出反饋到加法器的輸入端實現累加的功能。在每一個時鐘脈沖fc，相位累加器把頻率字K累加一次，累加器的輸出相應增加一個步長的相位增量，由此可以看出，相位累加器的輸出數據實質上是以K為步長的線性遞增序列(在相位累加器產生溢出以前)，它反映了合成信號的相位信息。相位累加器的輸出與波形存儲器的地址線相連，相當于對波形存儲器進行查表，這樣就可以把存儲在波形存儲器中的信號抽樣值(二進制編碼值)查出。在系統時鐘脈沖的作用下，相位累加器不停的累加，即不停的查表。波形存儲器的輸出數據送到D/A轉換器，D/A轉換器將數字量形式的波形幅度值轉換成一定頻率的模擬信號，從而將波形重新合成出來。若波形存儲器中存放的是正弦波幅度量化數據，那么D/A轉換器的輸出是近似正弦波的階梯波，還需要后級的低通平滑濾波器進一步抑制不必要的雜波就可以得到頻譜比較純凈的正弦波信號。圖4所示為DDS各個部分的輸出信號。

由于受到字長的限制，相位累加器累加到一定值后，就會產生一次累加溢出，這樣波形存儲器的地址就會循環一次，輸出波形循環一周。相位累加器的溢出頻率即為合成信號的頻率?？梢姡l率控制字K越大，相位累加器產生溢出的速度越快，輸出頻率也就越高。故改變頻率字(即相位增量)，就可以改變相位累加器的溢出時間，在參考頻率不變的條件下就可以改變輸出信號的頻率?，F有的DDS信號發生器往往是能輸出方波、三角波、正弦波或鋸齒波信號，但使用過程中沒有很好的人機交互，不能用觸摸屏錄入參數、選擇波形，而且價格高。

發明內容

本發明要解決的技術問題為：通過FPGA實現DDS，以使波形輸出穩定、精度高，人機交互友好，操作便捷，成本低。

本發明的技術方案為：

一種基于FPGA的DDS信號發生器，包括，

FPGA，用于發生DDS信號；

所述FPGA包括：

相位累加器，用于在品類關鍵字K和時鐘fc的作用下產生量化的相位序列；

波形ROM，接收所述相位累加器發來的量化的相位序列，對波形ROM進行尋址，將所述相位序列對應為相應的地址，所述地址所對應的數據就是正弦波的幅度量化序列，當ROM地址線上的地址改變時，數據線上輸出相應的量化值；

D/A轉換器，將ROM輸出的幅度量化序列轉化成對應的電平輸出。

本實用新型還包括觸摸屏，以串口方式和FPGA通信，控制波型的選擇、波型的調節。

所述D/A轉換器為8位。本發明與現有技術相比的優點在于：

1.基于FPGA的DDS信號發生器由觸摸屏錄入參數、選擇波形，人機交互友好，操作便捷，成本低；

2.輸出波形精度高，波形穩定。

附圖說明

圖1為本實用新型中的相位累加器的結構圖；

圖2為本實用新型中的波形ROM示意圖；

圖3為本實用新型的原理結構圖；

圖4為DDS各個部分的輸出信號圖；

圖5為本實用新型的各功能模塊圖。

具體實施方式