[實用新型]一種有效減小電容的功率MOSFET器件

有效

• 申請號: 201520680481.5
• 申請日: 2015-09-02
• 公開（公告）號: CN204885172U
• 公開（公告）日: 2015-12-16
• 發明（設計）人: 陸懷谷
• 申請（專利權）人: 深圳市谷峰電子有限公司;香港谷峰半導體有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423
• 代理公司: 上海精晟知識產權代理有限公司 31253
• 代理人: 馮子玲

技術領域

本實用新型屬于半導體技術領域，特別涉及一種有效減小電容的功率MOSFET器件。

背景技術

現有溝槽型功率MOSFET器件并未對輸入電容等參數做特別的優化。但是隨著器件圓胞密度的逐漸增加和特征尺寸的縮小，輸入電容也越來越大。這個問題現階段已經逐漸被大家所重點關注。在很多特別是高頻應用領域，輸入電容對MOS管整體發熱的影響也越來越大。如果要降低輸入電容，一般都是采用增加柵極氧化層的厚度，或者降低圓胞密度的方法，而增加氧化層厚度，對器件的開啟電壓，跨導等參數影響較大；而降低圓胞密度，導通電阻將會顯著增加。在不損失導通電阻，電流能力的前提下，如何降低輸入電容顯得極為重要。

如圖1所示現有的溝槽功率MOSFET器件工藝中外延片準備結構示意圖。如圖2所示現有的溝槽功率MOSFET器件工藝中挖深溝槽，生長柵極氧化層，填導電多晶硅和導電多晶硅刻蝕的結構示意圖。圖3是現有的溝槽功率MOSFET器件工藝中P-注入和N+注入的結構示意圖。圖4是現有的溝槽功率MOSFET器件工藝中淀積絕緣介質層、挖孔和填源極金屬的結構示意圖。

實用新型內容

本實用新型的目的是提供一種有效減小電容的功率MOSFET器件，以解決現有溝槽型功率MOSFET器件輸入電容較大的問題。

本實用新型的技術方案是，一種功率MOSFET器件，具有襯底、外延層和溝槽結構，所述溝槽結構的內壁附著有絕緣柵氧化層，以及填入溝槽的柵極導電多晶硅，所述柵極導電多晶硅的高度小于所述溝槽結構的深度。同時，所述柵極導電多晶硅的頂部位于源極區的底部之上。

本實用新型通過在溝槽功率MOSFET器件中減少多晶硅上部分的長度，減少了柵電極的長度，使得柵電極和源極區域之間的電容就會顯著較少。

附圖說明

通過參考附圖閱讀下文的詳細描述，本實用新型示例性實施方式的上述以及其他目的、特征和優點將變得易于理解。在附圖中，以示例性而非限制性的方式示出了本實用新型的若干實施方式，其中：

圖1是現有的溝槽功率MOSFET器件工藝中外延片準備結構示意圖。

圖2是現有的溝槽功率MOSFET器件工藝中一個環節的結構示意圖。

圖3是現有的溝槽功率MOSFET器件工藝中另一個環節的結構示意圖。

圖4是現有的溝槽功率MOSFET器件工藝中又一個環節的結構示意圖。

圖5是本實用新型溝槽功率MOSFET器件工藝中一個環節的結構示意圖。

圖6是本實用新型溝槽功率MOSFET器件工藝中另一個環節的結構示意圖。

其中，1為襯底，2為外延層，3為溝槽結構(包含挖出來的溝槽及溝槽內壁附著的絕緣柵氧化層以及柵極導電多晶硅)，

4為P-區，也叫P型阱區，

5為N+區，也叫N型源極區，

6為絕緣介質層，7為孔層，8為孔內填的源極金屬層。

具體實施方式

如圖5和圖6所示，本實用新型的一種功率MOSFET器件，具有襯底、外延層和溝槽結構，所述溝槽結構的內壁附著有絕緣柵氧化層，以及填入溝槽的柵極導電多晶硅，所述柵極導電多晶硅的高度小于所述溝槽結構的深度。

圖5是本實用新型溝槽功率MOSFET器件工藝中，在現有的進行P-注入和N+注入后，對導電多晶硅進行第二次刻蝕的示意圖。圖6是本實用新型的淀積絕緣介質層、挖孔和填源極金屬的結構示意圖。

本實用新型提出一種在不改變器件結構的前提下，只是在正常的溝槽功率MOSFET器件工藝流程中，在源極退火后，介質層淀積前增加一步多晶硅刻蝕，減少多晶硅上部分的長度，也就是減少了柵電極的長度，這樣柵電極和源極區域之間的電容就會顯著較少。通過增加一步簡單多晶硅刻蝕工序(幾乎不增加成本)來降低改善器件柵極和源極之間的電容，提升了器件的品質因子。

值得說明的是，雖然前述內容已經參考若干具體實施方式描述了本實用新型創造的精神和原理，但是應該理解，本實用新型創造并不限于所公開的具體實施方式，對各方面的劃分也不意味著這些方面中的特征不能組合，這種劃分僅是為了表述的方便。本實用新型創造旨在涵蓋所附權利要求的精神和范圍內所包括的各種修改和等同布置。