[實用新型]高速并行D/A時鐘同步裝置

有效

• 申請號: 201520564422.1
• 申請日: 2015-07-30
• 公開（公告）號: CN205015676U
• 公開（公告）日: 2016-02-03
• 發明（設計）人: 郭征;王巖飛;李和平;朱建光;周以國;趙風華
• 申請（專利權）人: 中國科學院電子學研究所
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 宋焰琴

1.一種高速并行D/A時鐘同步裝置，包括：

信號調理單元，用于調節所述高速并行D/A時鐘同步裝置的時鐘信號的幅度大小，在開關單元的控制狀態為接通之前把所述時鐘信號的幅度提高至相對于放大單元飽和的程度，待狀態穩定后再降低所述時鐘信號的幅度，使所述放大單元工作在線性區間；

開關單元，用于控制所述經信號調理單元調節的時鐘信號的通斷，進而控制所述高速并行D/A時鐘同步裝置正常工作的起始和截止時刻；

放大單元，用于在所述開關單元的控制狀態為接通時把所述經信號調理單元調節的時鐘信號輸出到使后續電路正常工作的電平，并在所述開關單元導通/截止瞬間飽和工作，提高開關電路上升沿/下降沿的陡峭度。

2.如權利要求1所述的高速并行D/A時鐘同步裝置，其中所述信號調理單元由壓控衰減電路構成。

3.如權利要求1所述的高速并行D/A時鐘同步裝置，其中所述開關單元選用美國M/A-COM公司的SW-311或中國電科集團13所生產的HE-118。

4.如權利要求1所述的高速并行D/A時鐘同步裝置，其中所述高速并行D/A時鐘同步裝置還包括兩路功分網絡，用于在將所述高速并行D/A時鐘同步裝置的時鐘信號輸入到所述信號調理單元之前，將所述時鐘信號等分成兩路，一路輸入到所述信號調理單元作為D/A工作時鐘，另一路輸入到FPGA輸入端的時鐘管理芯片，作為所述FPGA的工作時鐘。

5.如權利要求1所述的高速并行D/A時鐘同步裝置，其中所述高速并行D/A時鐘同步裝置還包括2N路功分網絡，用于把所述放大單元輸出的時鐘信號分成等幅2×N路信號，同時完成單端至差分的轉換功能，即這些信號兩個一組、每組信號相位相差180°，滿足后級多通道D/A單元差分時鐘的使用要求。