[實用新型]數據通路流水線

有效

• 申請號: 201520430146.X
• 申請日: 2015-06-19
• 公開（公告）號: CN204790975U
• 公開（公告）日: 2015-11-18
• 發明（設計）人: 休·杰克遜
• 申請（專利權）人: 想象技術有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 北京安信方達知識產權代理有限公司 11262
• 代理人: 陸建萍;鄭霞

技術領域

本實用新型涉及數據通路流水線。

背景技術

通常期望增大通過處理器內的流水線(例如，算術邏輯單元)的數據吞吐量，且這通常是通過加快處理器的時鐘速度來實現的。然而，時鐘速度受限于在流水線內寄存器組之間的邏輯的數量，因為該邏輯必須在一個時鐘周期內全部被執行。對此的已知解決方案是將組合邏輯分為多個周期，并將寄存器組插入每個邏輯塊之間。由于每個寄存器級之間有更少的邏輯，因此可以提高時鐘速度，且現在時鐘速度受限于執行產生的邏輯塊中最慢的邏輯塊所用的時間。用這種方式分開組合邏輯使時鐘速率能夠加快，時鐘速率加快增大了吞吐量，但也增大了延遲(因為數據需要額外的周期以通過所有邏輯)。除了人工設計之外，可使用被稱為“寄存器重定時”的技術來確定如何劃分邏輯以及應將寄存器放置在哪兒。

如下所述的實施例不限于解決在處理器內設計流水線的已知方法的任何或全部缺點的實現方式。

實用新型內容

本實用新型內容被提供從而以簡化方式介紹以下具體實施方式中會進一步描述的一組概念。該實用新型內容不旨在確定所要求保護的主題的關鍵特性或基本特性，也不旨在用于幫助確定所要求保護的主題的范圍。

根據本實用新型的一方面，提供了一種數據通路流水線，其包括：一個或多個再生邏輯塊，其在所述流水線中形成并行邏輯通路；輸入寄存器塊，其位于每個邏輯通路的起始端，其中在任何時鐘周期中只啟用所述輸入寄存器塊的一個子集；輸出多工器，其被布置成將所述并行邏輯通路重新合并為單個輸出；以及單個輸出寄存器塊，其被連接至所述輸出多工器的輸出端。

在優選實施方式中，再生邏輯塊可包括兩個或多于兩個硬件邏輯塊。

在優選實施方式中，流水線還可包括在所述輸出多工器和輸出寄存器塊之間的邏輯塊。

在優選實施方式中，流水線還可包括：中間多工器，其可被連接至所述并行邏輯通路的子集，并可被布置成將所述并行邏輯通路的所述子集合并為單個輸出。

在優選實施方式中，流水線還可包括在所述中間多工器和所述輸出多工器之間的邏輯塊。

在優選實施方式中，每個邏輯通路可包括第一邏輯塊和第二邏輯塊以及在所述第一邏輯塊和所述第二邏輯塊之間的中間寄存器級。

在優選實施方式中，流水線可包括只在所述流水線的輸入端和輸出端的寄存器級。

在優選實施方式中，流水線可在處理器的功能單元中。

在優選實施方式中，流水線還可包括：時鐘；以及時鐘門控單元，其被連接在所述時鐘與所述輸入寄存器塊中的每個輸入寄存器塊之間。

描述了使用再生邏輯塊來提高流水線的吞吐量的數據通路流水線。在實施例中，流水線或其部分包括若干并行的邏輯通路，每個邏輯通路包括相同的邏輯。在連續的時鐘周期上輪流啟用在每個邏輯通路起始端的輸入寄存器級，使得輪流將數據讀入每個邏輯通路，且不同通路上的邏輯異相地運行。將邏輯通路的輸出讀入一個或多個輸出寄存器級，且使用多工器合并邏輯通路，該多工器在任何時鐘周期上從邏輯通路中的一個選擇輸出。描述了各種優化技術，并在各種示例中還可使用寄存器重定時。在各種示例中，數據通路流水線在處理器內。

第一方面提供數據通路流水線，其包括：在流水線內形成并行邏輯通路的一個或多個再生邏輯塊；在每個邏輯通路的起始端的輸入寄存器塊，其中在任何時鐘周期中只啟用輸入寄存器級的一個子集；一個或多個輸出寄存器塊，其被布置成從一個或多個邏輯通路接收數據；以及多工器，其被布置成將并行邏輯通路合并為單個輸出。

第二方面提供操作數據通路流水線的方法，該方法包括：在連續的時鐘周期上輪流啟用一組輸入寄存器塊中的每一個，以將數據傳遞到多個并行邏輯通路中；在多個時鐘周期上處理每個邏輯通路中的數據；以及在連續的時鐘周期上輪流從每個邏輯通路選擇一個輸出。

第三方面提供設計數據通路流水線的方法，該流水線包括邏輯且該方法包括：再生邏輯的至少一部分以形成多個邏輯通路；將輸入寄存器塊添加到每個邏輯通路的起始端；將輸出寄存器塊添加到每個邏輯通路的末端；配置流水線以在連續的時鐘周期上輪流啟用輸入寄存器塊；配置流水線以在連續的時鐘周期上輪流啟用輸出寄存器塊；以及增加多工器以合并來自邏輯通路的輸出。

另一方面提供一種計算機可讀存儲介質，在其上編碼用于生成處理器的計算機可讀程序代碼，該處理器包括如上所述的流水線，并提供了一種計算機可讀存儲介質，在其上編碼用于生成處理器的計算機可讀程序代碼，該處理器被配置成實施如上所述的方法。