[實用新型]非易失性存儲器以及在半導體芯片上的集成電路

有效

• 申請號: 201520251293.0
• 申請日: 2015-04-23
• 公開（公告）號: CN204966056U
• 公開（公告）日: 2016-01-13
• 發明（設計）人: F·拉羅薩;S·尼埃爾;A·雷尼耶
• 申請（專利權）人: 意法半導體(魯塞)公司
• 主分類號: G11C16/10
• 分類號: G11C16/10;G11C16/14;G11C16/26;G11C16/34
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

技術領域

本實用新型涉及非易失性存儲器，并且具體涉及在美國申請2013/0228846中所描述的類型的存儲器單元結構和存儲器陣列。

背景技術

作為提示，圖1表示這樣一種存儲器陣列結構MA0，并且示出了上述類型的存儲器單元M_i,j、M_i-1,j、M_i,j+1、M_i-1,j+1，此處屬于存儲器陣列的相應行腳標(rank)“i”和“i-1”的兩個相鄰物理頁面P_i、P_i-1。通過位線BL_j、BL_j+1、字線WL_i-1,i和控制柵極線CGL_i、CGL_i-1，存儲器單元M_i,j、M_i-1,j、M_i,j+1、M_i-1,j+1是讀出和寫入可訪問的(read-andwrite-accessible)。每個存儲器單元包括浮置柵極晶體管，相應地是T_i,j、T_i-1,j、T_i,j+1、T_i-1,j+1。晶體管T_i,j、T_i-1,j的漏極端子D連接至位線BL_j，并且晶體管T_i,j+1、T_i-1,j+1的漏極端子連接至位線BL_j+1。晶體管T_i,j、T_i,j+1的控制柵極CG連接至控制柵極線CGL_i，并且浮置柵極晶體管T_i-1,j、T_i-1,j+1的控制柵極CG連接至控制柵極線CGL_i-1。

此外，每個浮置柵極晶體管T_i,j、T_i-1,j、T_i,j+1、T_i-1,j+1的源極端子通過選擇晶體管ST耦合至源極線SL。存儲器單元M_i,和M_i-1,j的選擇晶體管ST共享相同的控制柵極CSG，兩個存儲器單元由此稱為“配對(twin)”。相似地，存儲器單元M_i,j+1和M_i-1,j+1是配對存儲器單元(twinmemorycells)，并且其選擇晶體管ST具有公共控制柵極CSG。每個公共控制柵極優選地是嵌入在承載存儲器陣列MA0的襯底中的豎直柵極，源極線SL也是嵌入的線。這些公共控制柵極CSG，或者配對存儲器單元選擇柵極，連接至字線WL_i-1,i。

這種存儲器單元是通過福勒諾德海姆(FowlerNordheim)效應而溝道擦除的或編程的(channel-erasedorprogrammed)，即，通過將襯底置于正擦除電壓或者負編程電壓下、導致電荷從其浮置柵極被提取出來、或者導致電荷注入到其浮置柵極中。

更加具體地，通過將施加至襯底的正電壓與施加至其浮置柵極晶體管的控制柵極的負電壓組合，來擦除一個存儲器單元，同時與其配對的存儲器單元(thetwinmemorycell)的浮置柵極晶體管的控制柵極接收正擦除抑制電壓，從而防止其被同時擦除(上述申請的圖11)。

相似地，通過將施加至存儲器單元的位線和至襯底的負電壓與施加至其浮置柵極晶體管的控制柵極的正電壓組合，來編程一個存儲器單元，同時與其配對的存儲器單元的浮置柵極晶體管的控制柵極接收負編程抑制電壓，從而防止其被同時編程(上述申請的圖12)。

最后，通過向其浮置柵極晶體管的控制柵極施加正電壓并且向相應的位線施加正電壓，來讀出一個存儲器單元，同時連接至相同位線的與其配對的存儲器單元在其控制柵極上接收負讀出抑制電壓，從而防止其被同時讀出(上述申請的圖9)。

實用新型內容