[實用新型]基于FPGA的PTN設(shè)備網(wǎng)絡(luò)延時監(jiān)測裝置

有效

• 申請?zhí)枺?/td>: 201520147508.4
• 申請日: 2015-03-16
• 公開（公告）號: CN204597975U
• 公開（公告）日: 2015-08-26
• 發(fā)明（設(shè)計）人: 孫波;王琨;曹宣艷
• 申請（專利權(quán)）人: 畢節(jié)供電局
• 主分類號: H04B17/364
• 分類號: H04B17/364;H04L12/26
• 代理公司: 貴州啟辰知識產(chǎn)權(quán)代理有限公司 52108
• 代理人: 趙彥棟

1.一種基于FPGA的PTN設(shè)備網(wǎng)絡(luò)延時監(jiān)測裝置，它包括在PTN設(shè)備（1）中PHY層（2）和MAC層（3）之間連接一個基于FPGA的數(shù)據(jù)包監(jiān)控單元（4），其特征在于：數(shù)據(jù)包監(jiān)控單元（4）由數(shù)據(jù)包緩沖單元（5）、數(shù)據(jù)包打包單元（6）、數(shù)據(jù)包解包單元（7）、時鐘與時鐘倍頻單元（8）、監(jiān)控數(shù)據(jù)緩存與處理單元（9）和電源（10）組成；數(shù)據(jù)包緩沖單元（5）與數(shù)據(jù)包打包單元（6）連接一組，數(shù)據(jù)包緩沖單元（5）與數(shù)據(jù)包解包單元（7）連接一組，兩個數(shù)據(jù)包緩沖單元（5）分別連接PTN設(shè)備PHY層（2）數(shù)據(jù)入口和MAC層（3）數(shù)據(jù)出口并與時鐘與倍頻單元（8）連接；數(shù)據(jù)包打包單元（6）連接PTN設(shè)備（1）的MAC層（3）數(shù)據(jù)入口；數(shù)據(jù)包解包單元（7）連接PTN設(shè)備（1）的PHY層（2）數(shù)據(jù)出口；時鐘與倍頻單元（8）與監(jiān)控數(shù)據(jù)緩存與處理單元（9）連接，監(jiān)控數(shù)據(jù)緩存與處理單元（9）與PTN設(shè)備（1）的交換核心（11）所連接。

2.根據(jù)權(quán)利要求1所述的基于FPGA的PTN設(shè)備網(wǎng)絡(luò)延時監(jiān)測裝置，其特征在于：電源（10）為數(shù)據(jù)包監(jiān)控單元（4）供電。