[實用新型]集成電路

有效

• 申請號: 201520120163.3
• 申請日: 2015-02-28
• 公開（公告）號: CN204424255U
• 公開（公告）日: 2015-06-24
• 發明（設計）人: C·里韋羅;G·鮑頓;P·弗納拉
• 申請（專利權）人: 意法半導體(魯塞)公司
• 主分類號: H01L27/115
• 分類號: H01L27/115
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

1.一種集成電路，其特征在于包括：

基板；

至少一個部件，對壓應力非有利地敏感，所述至少一個部件被至少部分地布置在由在所述基板中形成的絕緣區域限定的所述基板的有源區域內；以及

至少一個電惰性溝槽，定位為至少延伸至所述絕緣區域并且包含被配置為降低所述有源區域中的壓應力的內部區域。

2.根據權利要求1所述的集成電路，其特征在于所述內部區域包含多晶硅。

3.根據權利要求1所述的集成電路，其特征在于所述至少一個電惰性溝槽包括：

上部部分，定位于所述絕緣區域中；以及

下部部分，從所述上部部分延伸并且定位于所述基板中，其中所述內部區域定位于所述上部部分和所述下部部分二者中。

4.根據權利要求3所述的集成電路，其特征在于所述溝槽的所述下部部分包括布置在所述內部區域和所述基板之間的電絕緣層。

5.根據權利要求1所述的集成電路，其特征在于定位為最接近所述有源區域的邊緣的所述溝槽的邊緣與所述有源區域的邊緣分離的距離至少等于由用于制作所述集成電路的設計規則限定的最小距離。

6.根據權利要求1所述的集成電路，其特征在于所述溝槽包圍所述有源區域。

7.根據權利要求1所述的集成電路，其特征在于進一步包括：

附加的絕緣區域，包括受壓的絕緣下層并且被布置在所述部件、所述有源區域和所述絕緣區域上方；以及

至少一個電惰性突起，被布置在所述溝槽的至少一部分上方以及在受壓的所述絕緣下層下方。

8.根據權利要求7所述的集成電路，其特征在于所述突起包括多晶硅。

9.根據權利要求7所述的集成電路，其特征在于進一步包括電惰性接觸區域，所述電惰性接觸區域延伸通過所述附加的絕緣區域并且至少與所述電惰性突起的上面部接觸，至少一個所述接觸區域由與形成所述絕緣區域和所述附加的絕緣區域的材料不同的至少一種材料形成。

10.根據權利要求1所述的集成電路，其特征在于進一步包括：

附加的絕緣區域，布置在所述部件、所述有源區域和所述絕緣區域上方；以及

至少一個接觸區域，延伸通過所述附加的絕緣區域并且至少與所述溝槽的部分的上面部接觸，所述至少一個接觸區域由與形成所述絕緣區域和所述附加的絕緣區域的材料不同的至少一種材料形成。

11.根據權利要求10所述的集成電路，其特征在于所述接觸區域包括金屬。

12.根據權利要求10所述的集成電路，其特征在于所述接觸區域穿透到所述溝槽的所述部分中。

13.根據權利要求1所述的集成電路，其特征在于所述至少一個部件是NMOS晶體管。

14.根據權利要求13所述的集成電路，其特征在于進一步包括：

附加的絕緣區域，包括受壓的絕緣下層并且被布置在所述部件、所述有源區域和所述絕緣區域上方；以及

至少一個電惰性突起，被布置在所述溝槽的至少一部分上方以及在受壓的所述絕緣下層下方；

其中所述電惰性突起的結構與所述晶體管的柵極區域的結構類似。

15.根據權利要求14所述的集成電路，其特征在于所述晶體管的所述柵極區域具有在所述絕緣區域上方延伸的部分并且與所述電惰性突起間隔開。

16.根據權利要求1所述的集成電路，其特征在于包括對壓應力非有利地敏感的多個部件的組，所述多個部件的組分別被至少部分地布置在由所述絕緣區域限定的所述基板的多個有源區域的組內，并且所述至少一個電惰性溝槽包圍有源區域的組。

17.根據權利要求1所述的集成電路，其特征在于包括存儲器器件，所述存儲器器件包括具有非易失性存儲器單元和含有掩埋柵極的選擇晶體管的存儲器板、以及包括形成對壓應力非有利地敏感的所述部件的NMOS晶體管的所述存儲器板的控制單元，所述至少一個電惰性溝槽定位于限制所述控制單元的至少一個所述NMOS晶體管的所述有源區域的至少所述絕緣區域中并且具有與所述掩埋柵極的深度基本上相等的深度。