[實(shí)用新型]時(shí)鐘產(chǎn)生電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201520075793.3
• 申請(qǐng)日: 2015-02-03
• 公開（公告）號(hào): CN204376874U
• 公開（公告）日: 2015-06-03
• 發(fā)明（設(shè)計(jì)）人: 況西根
• 申請(qǐng)（專利權(quán)）人: 蘇州市靈矽微系統(tǒng)有限公司
• 主分類號(hào): H03L7/23
• 分類號(hào): H03L7/23
• 代理公司: 無
• 代理人: 無

技術(shù)領(lǐng)域

本實(shí)用新型涉及一種時(shí)鐘產(chǎn)生電路。

背景技術(shù)

高速高精度模數(shù)轉(zhuǎn)換電路(ADC)在許多領(lǐng)域有著廣泛的應(yīng)用，無論從衛(wèi)星通信，數(shù)據(jù)通信還是多媒體應(yīng)用，都離不開高速高精度的高速高精度模數(shù)轉(zhuǎn)換電路。在目前的高速高精度模數(shù)轉(zhuǎn)換電路的系統(tǒng)框架中，一般都是采用timing?interleaved的結(jié)構(gòu)，用多個(gè)低速的模數(shù)轉(zhuǎn)換電路交織成一個(gè)高速的模數(shù)轉(zhuǎn)換電路。

在目前通用的timing?interleaved?ADC的架構(gòu)中，多個(gè)(一般是4個(gè)或者8個(gè))獨(dú)立的ADC對(duì)同一個(gè)輸入信號(hào)進(jìn)行采樣，而每個(gè)ADC采樣的時(shí)刻，是由時(shí)鐘控制電路產(chǎn)生，比如鎖相環(huán)(PLL)或者延遲鎖相環(huán)(DLL)。在最后的數(shù)字域，將他們的輸出合成一個(gè)高采樣率輸出的數(shù)字信號(hào)。如圖1和圖2所示。在這種架構(gòu)的ADC中，對(duì)時(shí)鐘的要求極高，對(duì)于送到每一個(gè)ADC的clock，除了對(duì)其jitter有嚴(yán)格的要求外，其skew(偏離理想位置的大小)也嚴(yán)重制約著整個(gè)ADC的性能。這都對(duì)timing?interleaved?ADC的時(shí)鐘產(chǎn)生電路提出了嚴(yán)格的要求。

為了使clock更容易滿足高速ADC應(yīng)用的需要，論文“A?480mW?26GS10?bit?Time-Interleaved?ADC?with?48.5dB?SNDR?up?to?Nyquist?in?65nm?CMOS”(IEEE，JSSC，VOL.46，NO.12，DECEMBER?2011)中提出來T/H?hierarchy的結(jié)構(gòu)。與傳統(tǒng)結(jié)構(gòu)不同的是，不是每條lane的ADC都用一個(gè)T/H(track?and?hold)電路，而是整個(gè)timing?interleaved?ADC只用一個(gè)T/H，而將T/H的輸出再接到每一個(gè)次模數(shù)轉(zhuǎn)換電路(subADC)，如圖3所示。這樣的好處是只有T/H的時(shí)鐘要求是最高的，而subADC的clock的要求可以降低。而T/H的時(shí)鐘可以用外部的高質(zhì)量的時(shí)鐘經(jīng)過簡(jiǎn)單的緩沖直接使用，subADC的clock再由內(nèi)部的時(shí)鐘產(chǎn)生電路來產(chǎn)生時(shí)鐘。

當(dāng)T/H和subADC使用的時(shí)鐘類型相同時(shí)，比如都是CMOS電平，可以很方便的將T/H的時(shí)鐘和subADC的時(shí)鐘進(jìn)行對(duì)齊。當(dāng)兩者的時(shí)鐘類型不一樣時(shí)，比如T/H使用LVDS電平，而subADC使用CMOS電平，就需要專門的時(shí)鐘產(chǎn)生電路來產(chǎn)生他們并將它們對(duì)齊。這種情況在實(shí)際應(yīng)用中是經(jīng)常出現(xiàn)的，比如外部的高質(zhì)量的輸入clock通常都是LVDS電平信號(hào)，而T/H為了能實(shí)現(xiàn)高速采樣，往往也不使用CMOS電平。而針對(duì)這樣的使用，還沒有相對(duì)應(yīng)的時(shí)鐘解決方案。

實(shí)用新型內(nèi)容

本實(shí)用新型目的是：提供一種時(shí)鐘產(chǎn)生電路，尤其當(dāng)T/H的時(shí)鐘類型和subADC的時(shí)鐘類型不一致時(shí)，使用延遲鎖相環(huán)來對(duì)齊T/H的時(shí)鐘的時(shí)鐘和subADC的時(shí)鐘，同時(shí)，使用多相位的延遲鎖相環(huán)為subADC的subStage產(chǎn)生不隨工藝，電壓，穩(wěn)定變化的延遲和非交疊。

本實(shí)用新型的技術(shù)方案是：一種時(shí)鐘產(chǎn)生電路，其包括：用于對(duì)齊T/H采樣時(shí)鐘的第一延遲鎖相環(huán)、用于產(chǎn)生多相位的時(shí)鐘輸出的第二延遲鎖相環(huán)、以及利用第二延遲鎖相環(huán)的時(shí)鐘而產(chǎn)生次模數(shù)轉(zhuǎn)換電路所需要時(shí)鐘的相位產(chǎn)生電路，其中所述第一延遲鎖相環(huán)用于將不同的電平的T/H采樣時(shí)鐘和一個(gè)內(nèi)部的時(shí)鐘進(jìn)行對(duì)齊，并生成輸出的時(shí)鐘送到第二延遲鎖相環(huán)的輸入端，而所述第二延遲鎖相環(huán)接收第一延遲鎖相環(huán)產(chǎn)生的時(shí)鐘，并用延時(shí)鏈產(chǎn)生多相位的時(shí)鐘，且經(jīng)過和第一延遲鎖相環(huán)同樣的邏輯延時(shí)后送到相位產(chǎn)生電路，而相位產(chǎn)生電路生成次模數(shù)轉(zhuǎn)換電路所需要的時(shí)鐘。由此本實(shí)用新型使用延遲鎖相環(huán)來對(duì)齊T/H的時(shí)鐘和次模數(shù)轉(zhuǎn)換電路(subADC)的內(nèi)部時(shí)鐘，同時(shí)，并用延遲鎖相環(huán)產(chǎn)生的多相位時(shí)鐘來實(shí)現(xiàn)subADC內(nèi)部的clock直接的延遲和非交疊等時(shí)鐘；當(dāng)T/H的時(shí)鐘類型和subADC不一樣時(shí)，使用2個(gè)DLL，第一延遲鎖相環(huán)用來對(duì)齊時(shí)鐘，而第二延遲鎖相環(huán)用來產(chǎn)生多相位時(shí)鐘，并使用相位產(chǎn)生電路來產(chǎn)生每個(gè)subADC每一個(gè)stage所需要的時(shí)鐘。當(dāng)T/H的時(shí)鐘類型和subADC一樣時(shí)，第一延遲鎖相環(huán)(DLL1)不是必須的，可以僅使用第二延遲鎖相環(huán)(DLL2)來產(chǎn)生多個(gè)相位，然后再用相位產(chǎn)生電路產(chǎn)生每個(gè)subADC每一個(gè)stage所需要的時(shí)鐘。

在上述技術(shù)方案的基礎(chǔ)上，進(jìn)一步包括如下附屬技術(shù)方案：

所述第一延遲鎖相環(huán)包括用于不同電平類型對(duì)齊的鑒相器、以及與第二延遲鎖相環(huán)和相位產(chǎn)生電路相匹配的延時(shí)模塊。

所述第二延遲鎖相環(huán)包括產(chǎn)生多相位的延時(shí)鏈、和與第一延遲鎖相環(huán)相匹配的延時(shí)模塊。