[實用新型]一種延遲計數器

有效

• 申請號: 201520069984.9
• 申請日: 2015-01-30
• 公開（公告）號: CN204480670U
• 公開（公告）日: 2015-07-15
• 發明（設計）人: 談杰;亞歷山大
• 申請（專利權）人: 西安華芯半導體有限公司
• 主分類號: G11C11/4063
• 分類號: G11C11/4063
• 代理公司: 西安智邦專利商標代理有限公司 61211
• 代理人: 張倩

技術領域

本實用新型涉及半導體DRAM存儲器設計領域，具體涉及一種延遲計數器及計數方法。

背景技術

計算機以及各種電子設備廣泛的應用于現代生活的各個方面，對內存產品(DRAM存儲器)需求越來越大。人們對速度要求越來越快，存儲器的功耗就越來越大。基于FIFO架構設計的延遲計數器需要兩個異步的時鐘分別產生計數器FIFO的輸入指針和輸出指針。

圖1中：

外部時鐘信號clk經過δ0延遲(RCV延遲電路)產生內部時鐘信號clk_rcv；

內部時鐘信號clk_rcv經過δdll延遲(DLL延遲電路)產生延遲時鐘信號clk_dll；延遲時鐘信號clk_dll比外部時鐘信號clk提前相位δ1(輸出延遲):δ0+δdll+δ1＝N*Tck(時鐘周期)；

模擬時鐘信號clk_fb是延遲時鐘信號clk_dll模擬RCV延遲(δ0)和輸出延遲(δ1)產生的內部時鐘：δfb＝δ0+δ1。所以模擬時鐘信號clk_fb和內部時鐘信號clk_rcv相位完全相同；

模擬時鐘信號clk_fb產生輸入指針(input?point)采樣內部讀指令；

延遲時鐘信號clk_dll產生輸出指針(output?point)輸出clk_dll時鐘域的讀指令；

上述基于FIFO架構的延遲計數器工作的前提是需要輸入指針和輸出指針一直持續，這就需要模擬時鐘信號clk_fb和延遲時鐘信號clk_dll一直持續，為了保證上述兩個時鐘則需要DLL延遲電路一直工作。即使DRAM存儲器很長時間沒有讀命令出現也需要DLL延遲電路持續工作，這樣就極大地浪費了DRAM的功耗。

發明內容

為了解決現有的延遲計數器需要DLL延遲電路一直工作，導致DRAM功耗高的技術問題，本實用新型提供一種延遲計數器，用來減少DRAM在沒有讀命令時候的功耗。

本實用新型的技術解決方案：

一種延遲計數器，包括輸入計數器、輸出計數器、FOFO以及同步電路，其特殊之處在于：內部時鐘信號clk_rcv同時輸入輸入計數器和輸出計數器，所述輸入計數器對內部時鐘信號clk_rcv進行計數，輸出輸入指針；

所述輸出計數器對內部時鐘信號clk_rcv進行計數，輸出輸出指針。

還包括DLL延遲電路，所述DLL延遲電路對內部時鐘信號clk_rcv進行延遲處理得到信號clk_dll，并發送給同步電路。

本實用新型所具有的優點：

本實用新型的內部時鐘信號clk_rcv同時輸入輸入計數器和輸出計數器，輸入計數器對內部時鐘信號clk_rcv進行計數，輸出輸入指針；輸出計數器對內部時鐘信號clk_rcv進行計數，輸出輸出指針，用來減少DRAM在沒有讀命令時候的功耗。

附圖說明

圖1為基于FIFO架構的延遲計數器基本示意圖；

圖2為本實用新型延遲計數器工作示意圖；

圖3為實施例1的示意圖；

圖4為實施例2的示意圖；

圖5為實施例3的示意圖；

圖6為本實用新型延遲計數器的結構示意圖。

具體實施方式

如圖2所示，內部時鐘信號clk_rcv同時輸入輸入計數器和輸出計數器，所述輸入計數器對內部時鐘信號clk_rcv進行計數，輸出輸入指針；

輸出計數器對內部時鐘信號clk_rcv進行計數，輸出輸出指針。

輸入指針和輸出指針都是由內部時鐘信號clk_rcv產生，計數關系和圖1保持不變。

這樣在延遲計數器中就不需要clk_dll和clk_fb的參與，在非讀指令時可以關閉DLL延遲電路從而極大的減小DRAM的耗電。

但是同樣如果有讀指令則延遲計數器的輸出就在clk_rcv時鐘域。則在讀指令時，需要內部時鐘信號clk_dll對延遲計數器的輸出進行同步，上述兩個時鐘為不同時鐘域，通過調整產生輸出指針的時鐘沿來滿足同步需要的建立時間和保持時間。

在DLL延遲電路鎖定之后，利用clk_dll和clk_dll的一個延遲時鐘(延遲小于0.5*Tck)采樣clk_rcv。由于δdll<Tck，所以會出現下列3種情況。

情況1：

clk_dll_delay采樣為0，clk_dll采樣結果為任意值，如圖3：

這種情況下，0.5*Tck<δdll+Tdelay<Tck

0.5*Tck-Tdelay<δdll<Tck-Tdelay