[發明專利]多處理器架構的實時圖像壓縮平臺

有效

• 申請號: 201510995953.0
• 申請日: 2015-12-25
• 公開（公告）號: CN106921861B
• 公開（公告）日: 2020-04-21
• 發明（設計）人: 劉攀
• 申請（專利權）人: 北京計算機技術及應用研究所;北京航天愛威電子技術有限公司
• 主分類號: H04N19/42
• 分類號: H04N19/42;H04N19/93;H04N19/63;H04N19/436
• 代理公司: 中國兵器工業集團公司專利中心 11011
• 代理人: 劉東升

1.一種多處理器架構的實時圖像壓縮平臺，其特征在于，包括：至少一解碼芯片，第一FPGA，DSP，ARM處理器以及存儲器；

該至少一解碼芯片用于進行圖像輸入源的解碼；

該第一FPGA用于接收緩存解碼芯片輸出的數字圖像信號，以及信號的預處理，根據不同的視頻源完成相應的圖像預處理；

該DSP用于圖像的壓縮編碼；

該ARM處理器用于進行壓縮碼流的對外傳輸；

該存儲器用于進行圖像的緩存；

由第二FPGA處理器、DSP協同配合，共同實現多路圖像源的壓縮編碼工作,壓縮編碼算法采用游程編碼和小波編碼；

第二FPGA，用于輔助該DSP的圖像的壓縮編碼；

經過第一FPGA處理器預處理后的圖像數據首先分成8*8的方塊，然后對每個小方塊分別進行離散余弦變換，將圖像從空間域轉換到頻率域，每個小方塊變換后得到一個8*8系數表，左上角代表最低頻信息，右下角代表最高頻信息；量化操作是對8*8系數表的每個值分別除以某一個預定值，對低頻信號除以一小預定值，對高頻系數除以一大預定值，以保留低頻系數，減小高頻系數，經過量化后的系數進行Zigzag重排序，對游程編碼結果進行熵編碼，進一步壓縮數據量得到最終的壓縮碼流；

利用DSP處理器的流水線操作將小波壓縮算法分解成三部分，與三級流水線對應包括離散小波變換和量化、嵌入式塊編碼以及優化截斷，將編碼任務分派給第二FPGA和DSP處理器；在三級流水線中，第一以及三級任務被映射到第二FPGA中執行，第二級流水任務被映射到DSP中執行。

2.如權利要求1所述的多處理器架構的實時圖像壓縮平臺，其特征在于，包括：該解碼芯片的解碼包括模擬信號到數字信號的轉變以及串行數字信號到并行數字信號的轉換。

3.如權利要求1所述的多處理器架構的實時圖像壓縮平臺，其特征在于，該壓縮編碼的算法為游程編碼和小波編碼。

4.如權利要求1所述的多處理器架構的實時圖像壓縮平臺，其特征在于，該第一FPGA以及第二FPGA分別設置有一存儲器，用于進行圖像的緩存。

5.如權利要求1所述的多處理器架構的實時圖像壓縮平臺，其特征在于，該ARM處理器還用于進行該FPGA以及該DSP的程序加載。

6.如權利要求1所述的多處理器架構的實時圖像壓縮平臺，其特征在于，該第一FPGA與該第二FPGA之間采用高速串行總線完成數據的傳輸；該FPGA與該DSP之間采用EMIF口通信，該第二FPGA與該ARM處理器之間采用PCI-E高速總線進行數據傳輸。

7.如權利要求1所述的多處理器架構的實時圖像壓縮平臺，其特征在于，還包括：FLASH存儲器用于存儲該FPGA以及該DSP的應用程序。