[發明專利]一種隧穿場效應晶體管及其制造方法

有效

• 申請號: 201510924458.0
• 申請日: 2015-12-11
• 公開（公告）號: CN105355660B
• 公開（公告）日: 2019-04-23
• 發明（設計）人: 莊翔;王全;周偉
• 申請（專利權）人: 上海集成電路研發中心有限公司;成都微光集電科技有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336
• 代理公司: 上海天辰知識產權代理事務所(特殊普通合伙) 31275
• 代理人: 吳世華;尹英

本發明屬于半導體集成電路制造工藝技術領域，公開了一種隧穿場效應晶體管及其制造方法，該器件包括：具有第一摻雜類型的襯底，設于所述襯底中部的鰭形區域，設于所述襯底一側以及部分鰭形區域上的源區，設于源區以及鰭形區域的重疊區域內的嵌入反型注入層，覆蓋在鰭形區域之上的柵介質層以及柵導電層，以及設于襯底的另一側的漏區。本發明提供的隧穿場效應晶體管及其制造方法，有效增大了器件導通電流，同時具有陡直的亞閾值斜率，顯著改善了器件特性，同時，本發明與傳統的CMOS工藝完全兼容，降低了生產成本，簡化了工藝流程。

技術領域

本發明屬于半導體集成電路制造工藝技術領域，涉及一種隧穿場效應晶體管及其制造方法。

背景技術

金屬氧化物半導體(Metal-Oxide-Semiconductor，簡稱為MOS)技術已經得到了廣泛的應用，例如互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor，簡稱為CMOS)晶體管已成為半導體集成電路中的核心元件。為了使集成電路的性能和封裝密度不斷提高，以及使集成電路的成本不斷降低，CMOS晶體管的特征尺寸在不斷縮小。

然而，隨著CMOS晶體管的尺寸不斷縮小，CMOS晶體管的總功率消耗不斷增加。其原因有：一、短溝道效應越來越明顯(如漏電流增加)；二、難以使電源電壓隨著CMOS晶體管尺寸的減小而繼續減小。后者主要是由于典型的MOS晶體管的亞閾值擺幅(Sub-thresholdSwing)具有約為60mV/dec的理論極限值，使得將晶體管由關狀態切換至開狀態需要一定的電壓改變，CMOS晶體管具有最小電源電壓。

由于隧穿場效應晶體管(Tunneling Field-Effect Transistor，簡稱為TFET)沒有短溝道效應的問題，且由于其亞閾值擺幅可小于60mV/dec，突破了常規MOS亞閾區的理論限制，應用前景相當廣闊。

如圖1所示，圖1為現有的傳統N型隧穿場效應晶體管的結構示意圖，源區101為P型重摻雜區域，漏區102為N型重摻雜區域。當柵極不施加電壓的時候，只存在很小的漏泄電流；當柵極施加正電壓的時候，能帶發生彎曲，當源區101的導帶與溝道區103的價帶重疊后，器件就會在源區與溝道區之間的隧穿結發生帶-帶隧穿，溝道區產生電流。

TFET雖然具有低漏電流、低亞閾值斜率、低工作電壓和低功耗等諸多優異特性，但是如圖1所示傳統TFET晶體管，具有以下缺點：

1.器件工作時，源區與溝道區之間發生隧穿時的電場與柵電場不在同一方向導致帶-帶隧穿效率不高，使得導通電流(Ion)不高，在電路中實際運用中導致驅動電流較低；

2.由于隧穿結摻雜濃度梯度不夠陡直導致器件開啟時隧穿結處的電場不大，這會導致TFET的亞閾區斜率退化；

3.傳統的TFET器件為平面器件，占用面積較大，導致集成度不高。

發明內容

本發明所要解決的技術問題是提供一種隧穿場效應晶體管及其制造方法，具有較高的導通電流和較低的泄露電流，同時保持了陡直的亞閾值斜率，并且器件采用立體結構，提高了芯片的集成密度。

為了解決上述技術問題，本發明提供了一種隧穿場效應晶體管，所述隧穿場效應晶體管包括：

襯底，所述襯底具有第一摻雜類型；

鰭形區域，凸出設于所述襯底中部；

源區，所述源區具有第二摻雜類型，設于所述襯底一側以及部分鰭形區域上；

嵌入反型注入層，所述嵌入反型注入層具有第一摻雜類型，設于所述源區以及鰭形區域的重疊區域內；

柵介質層，覆蓋所述鰭形區域之上；

柵導電層，設于所述柵介質層上，以及