[發明專利]基于FPGA的小波算法IP核的設計方法

在審

• 申請號: 201510903530.1
• 申請日: 2015-12-09
• 公開（公告）號: CN105373676A
• 公開（公告）日: 2016-03-02
• 發明（設計）人: 房國志;李晴晴;李發亮
• 申請（專利權）人: 哈爾濱理工大學
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 哈爾濱市偉晨專利代理事務所(普通合伙) 23209
• 代理人: 曹徐婷

技術領域

本發明涉及一種IP核設計方法，具體涉及基于FPGA的小波算法IP核的設計方法，屬于電能質量擾動研究的技術領域。

背景技術

在電能質量檢測系統中，最重要的就是對信號的檢測處理技術，即檢測擾動起止時間，從電能質量研究至今，由于研究的側重點不同，相應的研究方法也不一樣，現主要的分析方法有：瞬時無功功率法，數學形態學，動態時間測度，高階統計量，熵值計算等時域分析法；FFT法、希爾伯特–黃變(HHT,Hilbert-Huang)變換，普羅尼(Prony)算法，小波變換，S變換等時頻域變換分析法；Adaline算法，神經網絡，專家系統，支持向量機，模糊邏輯及其他多種算法融合法。

在電能質量擾動檢測的研究初期，穩態問題為主要研究對象。常用時域仿真分析法檢測，即在時域上對信號進行分析，主要通過仿真軟件來對電能質量進行分析，這種分析方法在信號的處理檢測前，要事先估計信號中所含頻率分量，但動態電能質量的頻率成分未知，這限制了仿真步長，從而影響了動態電能質量的分析結果。

發明內容

本發明的目的是為了解決現有技術對于擾動信號分析速度低，效果差，不能有效的解決暫態電能質量擾動的問題。

本發明的技術方案是：基于FPGA的小波算法IP核的設計方法，采用多分辨率分析和DB5小波算法，借助DSPBuilder工具實現濾波器模塊設計，并對所設計的濾波器模型進行仿真，以驗證所提方法的可行性；利用DSPBuilder建立濾波器模塊，最后完成在FPGA中進行小波算法IP核設計。

所述所述小波算法包括前置數據處理過程，濾波器處理過程和后置數據處理過程。

所述前置數據處理部分包含接受數據輸入過程和邊界延拓過程。

所述數據延拓方法為零延拓、周期延拓或對稱周期延。

所述濾波器模塊設計步驟包括：

設計Simulink模型文件，在Matlab/Simulink軟件環境中設計模型文件；

完成模型文件的設計后，運用Simulink中的圖形仿真工具，對設計的模型文件進行仿真；

在模型文件的設計時添加了SignalCompiler模塊，利用該模塊，將在Simulink中設計好的.mdl模型文件轉換成.vhd格式的VHDL程序；生成的.vhd文件用于RTL級系統設計；

對轉換生成的VHDL的程序代碼和RTL設計代碼以及仿真文件在QuartusII軟件中進行仿真實驗；

經過仿真實驗驗證了代碼的準確性，進而對VHDL程序代碼進行綜合編譯，布局布線，生成相應的硬件下載配置文件，將配置文件下載到FPGA器件上完成硬件驗證；

所述FPGA中進行小波算法IP核設計包括以下步驟：對頂層模塊進行整合；對FPGA的硬件資源進行規劃和軟件編程結構與指令的選擇以達到優化；生成IP核。

本發明與現有技術相比具有以下效果：本發明對于暫態電能質量檢測，基于FPGA的小波算法具有性能可靠、實時性好、運算速度快、設計周期短、靈活性強及成本低等優點，充分體現了現代電子設計自動化開發的特點，本發明的基于FPGA的動態擾動檢測算法具有提高設計性能、降低產品研發成本、縮短設計周期、設計靈活性強、占用FPGA邏輯資源少等優點。

附圖說明

圖1，本發明小波算法的流程示意圖；

圖2，本發明DSPBuilder的設計流程框圖；

圖3，本實施方式構建的低通濾波器示意圖；

圖4，本實施方式構建的高通濾波器示意圖；

圖5，本發明實施方式的結構映射流程框圖；

圖6，本發明實施方式電壓暫升信號檢測結果波形圖；

圖7，本發明實施方式的電壓暫降信號檢測結果波形圖；

圖8，本發明實施方式的電壓中斷信號檢測結果波形圖；

圖9，本發明實施方式的電壓脈沖信號檢測結果波形圖；

圖10，本發明實施方式的電壓振蕩信號檢測結果波形圖。

具體實施方式

結合附圖說明本發明的具體實施方式，本發明的基于FPGA的小波算法IP核的設計方法，采用多分辨率分析和DB5小波算法，借助DSPBuilder工具實現濾波器模塊設計，并對所設計的濾波器模型進行仿真，以驗證所提方法的可行性；利用DSPBuilder建立濾波器模塊，最后完成在FPGA中進行小波算法IP核設計。