[發明專利]一種雙口RAM的訪問方法及裝置

有效

• 申請號: 201510901041.2
• 申請日: 2015-12-05
• 公開（公告）號: CN105573931B
• 公開（公告）日: 2019-10-15
• 發明（設計）人: 張豪
• 申請（專利權）人: 中國航空工業集團公司洛陽電光設備研究所
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 鄭州睿信知識產權代理有限公司 41119
• 代理人: 胡泳棋

本發明涉及一種雙口RAM的訪問方法及裝置，所述方法包括如下步驟：步驟1)：當雙口RAM兩側的主處理器和協處理器在同一時間間隔內發出訪問相同RAM地址的命令時，進行沖突監測；步驟2)：沖突監測模塊產生BUSY信號，BUSY信號經過邏輯轉換模塊轉換后，輸出應答信號給遲滯處理器，使遲滯處理器的總線周期延長；所述遲滯處理器是指在主處理器和協處理器中，在同一時間間隔訪問雙口RAM相對滯后的處理器；本發明提供的一種帶自適應節省了系統開銷，響應時間短。

技術領域

本發明涉及數據端口設計領域，尤其涉及一種帶自適應避讓機制的搶占式訪問雙口RAM的方法。

背景技術

在現代工業控制系統中，由于對系統的功能和性能要求越來越高，一般都采用高性能的處理器來實現控制功能，并將這些智能設備聯網組成分布式系統，雙口RAM作為共享存儲器。尤其是在綜合任務處理機等技術領域，兩個處理器之間通過雙口RAM交換數據是常見的數據接口方式。一般雙口RAM都提供了兩個完全獨立的端口，每個端口都有自己的控制線、地址線和數據線，兩側處理器同時訪問雙口RAM時，即當兩個處理器同時向同一個地址單元寫入數據、或者兩個CPU同時對同一個地址單元操作(一個寫入數據，一個讀出數據)時，會造成沖突，導致讀寫數據錯誤，這是雙口RAM讀寫控制方案設計時的常見問題。現有控制發難都是圍繞如何避免沖突而設計，需要在軟件層面通過復雜的信號量傳遞機制和握手機制解決，任何一側在訪問前都需查詢總線狀態，這產生了額外的系統開銷，且需占用寶貴的處理器中斷資源。

發明內容

本發明的目的是提供一種帶自適應避讓機制的搶占式訪問雙口RAM的方法，用以解決現有避讓沖突、避免讀寫失敗的技術方案中，額外的系統開銷大的技術問題。

為實現上述目的，本發明的方案包括：

一種雙口RAM的訪問方法，包括如下步驟：

步驟1)：當雙口RAM兩側的主處理器和協處理器在同一時間間隔內發出訪問相同RAM地址的命令時，進行沖突監測；

步驟2)：沖突監測模塊產生BUSY信號，BUSY信號經過邏輯轉換模塊轉換后，輸出應答信號給遲滯處理器，使遲滯處理器的總線周期延長；所述遲滯處理器是指在主處理器和協處理器中，在同一時間間隔訪問雙口RAM相對滯后的處理器；

進一步的，所述步驟2)中BUSY信號經過邏輯轉換模塊進行的邏輯轉換的設計方法為：邏輯轉換模塊內置計數器，設置BUSYL信號為計數器清零信號，當計數器計數溢出時，使ACK_L信號有效。

進一步的，所述步驟2)中BUSY信號經過邏輯轉換模塊進行的邏輯轉換的設計方法為：邏輯轉換模塊內置計數器，設置BUSYR信號為計數器清零信號，當計數器計數溢出時，使ACK_R信號有效。

進一步的，主處理器和協處理器沒有在同一時間間隔內訪問相同雙口RAM時，BUSYR信號和BUSYL無效，兩個處理器的總線周期不變，維持其默認值。

一種雙口RAM的訪問裝置，包括如下模塊：

模塊1)：用于當雙口RAM兩側的主處理器和協處理器在同一時間間隔內發出訪問相同RAM地址的命令時，進行沖突監測；

模塊2)：用于沖突監測模塊產生BUSY信號，BUSY信號經過邏輯轉換模塊轉換后，輸出應答信號給遲滯處理器，使遲滯處理器的總線周期延長；所述遲滯處理器是指在主處理器和協處理器中，在同一時間間隔訪問雙口RAM相對滯后的處理器；

進一步的，所述模塊2)中BUSY信號經過邏輯轉換模塊進行的邏輯轉換的設計方法為：邏輯轉換模塊內置計數器，設置BUSYL信號為計數器清零信號，當計數器計數溢出時，ACK_L信號有效。