[發明專利]一種濾除指定單元網表輸出的方法

在審

• 申請號: 201510833181.0
• 申請日: 2015-11-26
• 公開（公告）號: CN106802967A
• 公開（公告）日: 2017-06-06
• 發明（設計）人: 洪姬鈴;李飛;劉偉平;李起宏
• 申請（專利權）人: 北京華大九天軟件有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明提供了一種濾除指定單元網表輸出的方法，在輸出整個電路的網表時，可以用來設置不輸出某些單元的網表，屬于EDA工具中電路設計領域。

背景技術

在電路設計的過程中，需要輸出各種不同格式的網表用于不同的設計用途。例如需要輸出CDL格式的網表用于驗證LVS（Layout Vs Schematic）檢查，輸出Hspice，Spectre，VerilogA網表用于模擬電路的仿真，輸出Verilog網表用于數字電路的仿真。電路工程師為了設計方便，通常只會構造一個頂層電路，在這個頂層電路的基礎上輸出各種格式的網表。但是由于不同格式的網表用途不同，有些單元在某種格式的網表中是不需要輸出的，在其他格式網表中又是需要輸出的。例如用于仿真的激勵源，對于CDL格式的網表，是不需要輸出它們的，但是對于Hspice，Spectre格式的網表，它們確實必不可少的。

針對上述情況，本發明提供了一種濾除指定單元網表輸出的方式，用戶可以對單元進行各種格式網表輸出的濾除操作，這樣只需要一個頂層電路單元，就可以根據需要輸出各種格式的網表進行后續操作。是一種更為安全，更為有效，更為經濟的方法。

發明內容

本發明公開提供了一種濾除指定單元網表輸出的方法。

? 提供濾除指定單元輸出CDL網表的選項，在輸出整個電路的CDL網表時，不輸出這個單元對應的CDL網表；

? 提供濾除指定單元輸出Hspice網表的選項，在輸出整個電路的Hspice網表時，不輸出這個單元對應的Hspice網表；

? 提供濾除指定單元輸出Spectre網表的選項，在輸出整個電路的Spectre網表時，不輸出這個單元對應的Spectre網表；

? 提供濾除指定單元輸出Verilog網表的選項，在輸出整個電路的Verilog網表時，不輸出這個單元對應的Verilog網表；

? 提供濾除指定單元輸出VerilogA網表的選項，在輸出整個電路的VerilogA網表時，不輸出這個單元對應的VerilogA網表。

附圖說明

圖1頂層電路圖示

圖2設置CDL網表濾除選項界面圖示

圖3 設置Hspice，Spectre，Verilog，VerilogA網表濾除選項界面圖示

圖4 未設置過濾選項與設置過濾選項的CDL網表對比圖示

圖5未設置過濾選項與設置過濾選項的Hspice網表對比圖示

圖6未設置過濾選項與設置過濾選項的Spectre網表對比圖示

圖7未設置過濾選項與設置過濾選項的Verilog網表對比圖示

圖8未設置過濾選項與設置過濾選項的VerilogA網表對比圖示

具體實施步驟：

根據設計要求，在EDA工具中設置過濾各種格式網表的選項，輸出網表，根據設置的過濾選項跳過某些單元的網表輸出。

具體功能操作如下：

1.在頂層電路單元中，對其中一個單元（cp_inv）進行過濾網表選項設置，如圖1所示；

2.為這個單元設置濾除CDL網表輸出的選項，如圖2所示；

3.為這個單元設置濾除Hspice，Spectre，Verilog，VerilogA網表輸出的選項，如圖3所示；

4.輸出頂層電路的CDL格式網表，未設置過濾選項與設置過濾選項的CDL網表結果如圖4所示；

5.輸出頂層電路的Hspice格式網表，未設置過濾選項與設置過濾選項的Hspice網表結果如圖5所示；

6.輸出頂層電路的Spectre格式網表，未設置過濾選項與設置過濾選項的Spectre網表結果如圖6所示；

7.輸出頂層電路的Verilog格式網表，未設置過濾選項與設置過濾選項的Verilog網表結果如圖7所示；

8.輸出頂層電路的VerilogA格式網表，未設置過濾選項與設置過濾選項的VerilogA網表結果如圖8所示。