[發(fā)明專利]新型硅基OLED微顯示驅(qū)動(dòng)控制電路

在審

• 申請(qǐng)?zhí)枺?/td>: 201510824164.0
• 申請(qǐng)日: 2015-11-24
• 公開(kāi)（公告）號(hào): CN105355169A
• 公開(kāi)（公告）日: 2016-02-24
• 發(fā)明（設(shè)計(jì)）人: 楊淼;張白雪;任健雄;秦昌兵;曹允
• 申請(qǐng)（專利權(quán)）人: 中國(guó)電子科技集團(tuán)公司第五十五研究所
• 主分類號(hào): G09G3/3225
• 分類號(hào): G09G3/3225
• 代理公司: 南京天華專利代理有限責(zé)任公司 32218
• 代理人: 瞿網(wǎng)蘭;徐冬濤

1.一種新型硅基OLED微顯示驅(qū)動(dòng)控制電路，它包括奇數(shù)列移位寄存器、奇數(shù)列鎖存器、奇數(shù)列比較器、奇數(shù)列電平移位、奇數(shù)列選開(kāi)關(guān)模塊，偶數(shù)列移位寄存器、鎖存器、偶數(shù)列比較器、偶數(shù)列電平移位、偶數(shù)列選開(kāi)關(guān)模塊，偶數(shù)列行驅(qū)動(dòng)模塊，DAC模塊主計(jì)數(shù)器模塊，其特征是所述的奇數(shù)列移位寄存器模塊的輸入信號(hào)分別時(shí)鐘信號(hào)PCLK和10位視頻信號(hào)數(shù)據(jù)；奇數(shù)列移位寄存器的輸出端與奇數(shù)列鎖存器的輸入端連接，奇數(shù)列鎖存器的另一個(gè)輸入端連接行同步信號(hào)HS，奇數(shù)列鎖存器的輸出接奇數(shù)列比較器的輸入，奇數(shù)列比較器的輸出接奇數(shù)列電平移位的輸入，奇數(shù)列電平移位的輸出接奇數(shù)列開(kāi)關(guān)，奇數(shù)列開(kāi)關(guān)輸出接OLED陣列奇數(shù)列像素；偶數(shù)列移位寄存器模塊的輸入信號(hào)分別時(shí)鐘信號(hào)PCLK和10位視頻信號(hào)數(shù)據(jù)；偶數(shù)列移位寄存器的輸出端與偶數(shù)列鎖存器的輸入端連接，偶數(shù)列鎖存器的另一個(gè)輸入端連接行同步信號(hào)HS，偶數(shù)列鎖存器的輸出接偶數(shù)列比較器的輸入，偶數(shù)列比較器的輸出接偶數(shù)列電平移位的輸入，偶數(shù)列電平移位的輸出接偶數(shù)列開(kāi)關(guān)，偶數(shù)列開(kāi)關(guān)輸出接OLED陣列偶數(shù)列像素；計(jì)數(shù)器的輸入接行同步信號(hào)HS、像素時(shí)鐘PCLK、復(fù)位信號(hào)RST，計(jì)數(shù)器的輸出接奇數(shù)列比較器、偶數(shù)列比較器、10位DAC，10位DAC輸出接BUFFER1和BUFFER2，行驅(qū)動(dòng)模塊輸入接行同步信號(hào)HS，幀同步信號(hào)VS，行驅(qū)動(dòng)模塊輸出接電平移位，電平移位輸出接OLED陣列。

2.根據(jù)權(quán)利要求1所述的控制電路，其特征是所述的奇數(shù)列移位寄存器和偶數(shù)列移位寄存器均采用M/2個(gè)D觸發(fā)器串行連接的形式，分別接收10位的圖像數(shù)據(jù)信號(hào)，輸出為M/2個(gè)10位位數(shù)據(jù)并行輸出。

3.根據(jù)權(quán)利要求1所述的控制電路，其特征是所述的奇數(shù)列鎖存器和偶數(shù)列鎖存器輸入信號(hào)對(duì)應(yīng)為奇數(shù)列移位寄存器和偶數(shù)列移位寄存器輸出信號(hào)，時(shí)鐘輸入信號(hào)均為行掃描同步信號(hào)HS。

4.根據(jù)權(quán)利要求1所述的控制電路，其特征是所述的奇數(shù)列比較器和偶數(shù)列比較器分別包括M/2個(gè)比較器單元，輸入信號(hào)分別是奇數(shù)列鎖存器和偶數(shù)列鎖存器輸出信號(hào)和計(jì)數(shù)器的輸出信號(hào)；

比較器模塊將10位的圖像數(shù)據(jù)信號(hào)與計(jì)數(shù)器輸出的10位信號(hào)相比較，比較結(jié)果輸出到電平移位單元。

5.根據(jù)權(quán)利要求1所述的控制電路，其特征是所述的奇數(shù)列電平移位和偶數(shù)列電平移位分別包括M/2個(gè)電平移位單元，將奇數(shù)列比較器和偶數(shù)列比較器輸出結(jié)果電平從1.8V轉(zhuǎn)換為5V。

6.根據(jù)權(quán)利要求1所述的控制電路，其特征是所述的奇數(shù)列選開(kāi)關(guān)和偶數(shù)列選開(kāi)關(guān)模塊分別包括M/2個(gè)列選開(kāi)關(guān)單元。

7.根據(jù)權(quán)利要求1所述的控制電路，其特征是所述的行掃描電路包括N個(gè)串行級(jí)聯(lián)的D觸發(fā)器；前一個(gè)D觸發(fā)器輸出端接下一個(gè)D觸發(fā)器輸入端，第一個(gè)D觸發(fā)器輸入信號(hào)包括行同步信號(hào)HS，幀同步信號(hào)VS。

8.根據(jù)權(quán)利要求1所述的控制電路，其特征是所述的奇數(shù)列移位寄存器、奇數(shù)列鎖存器、奇數(shù)列比較器、奇數(shù)列電平移位和奇數(shù)列選開(kāi)關(guān)模塊組成奇數(shù)列驅(qū)動(dòng)控制電路，該奇數(shù)列驅(qū)動(dòng)控制電路由10位DAC、BUFFER1、奇數(shù)列選開(kāi)關(guān)及奇數(shù)列電平移位組成，它輸出的DAC模擬電壓用于驅(qū)動(dòng)像素單元1和像素單元2；其中10位DAC輸出經(jīng)過(guò)BUFFER1連接奇數(shù)列選開(kāi)關(guān)，奇數(shù)列電平移位輸入為COMP1和COMP2，奇數(shù)列電平移位輸出信號(hào)控制奇數(shù)列選開(kāi)關(guān)，P型MOS管MP1的漏極與奇數(shù)列開(kāi)關(guān)的輸出、電容C_P一端相連，P型MOS管MP1的源極與電容C1的一端、N型MOS管MN1的柵極相連，P型MOS管MP1的柵極與行選控制信號(hào)HS1相連，電容C2、電容C_P的另一端與地GND相連，N型MOS管MN1的漏極與電壓VDD相連，N型MOS管MN1的源極與P型MOS管MP1_2的源極相連，P型MOS管MP1_2的漏極與OLED陽(yáng)極相連，P型MOS管MP1_2的柵極與地GND相連，OLED的陰極與Vcom電壓相連。