[發明專利]一種利用多層輔助結構制備納米級PMOS控制電路的方法

在審

• 申請號: 201510823770.0
• 申請日: 2015-11-24
• 公開（公告）號: CN105390401A
• 公開（公告）日: 2016-03-09
• 發明（設計）人: 舒鈺;胡霄;畢文婷;張帆
• 申請（專利權）人: 中國電子科技集團公司第二十研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/02;H01L21/28;H01L21/3065;H01L21/311
• 代理公司: 西北工業大學專利中心 61204
• 代理人: 顧潮琪

技術領域

本發明屬于半導體集成電路技術領域，尤其涉及一種利用現有的微米級Si集成電路制造工藝，制造用于基于SPIN二極管可重構天線的納米級Si控制電路的方法。

背景技術

隨著科學技術的進一步發展，無線通信技術在人們的生活中發揮著越來約重要的作用。新一代無線通信系統的發展趨勢包括實現高速數據傳輸，實現多個無線系統之間的互聯，實現有限的頻譜資源的有效利用，獲得對周圍環境的自適應能力等。為突破傳統天線固定不變的工作性能難以滿足多樣的系統需求和復雜多變的應用環境，可采用SPIN二極管正向偏置時激發的固態等離子體用作天線的輻射結構，通過選擇性導通SPIN二極管即可構成不同結構的可重構天線，滿足無線通信系統對多功能天線的需要。

基于SPIN二極管的可重構天線需要大量外圍控制電路來實現天線的實時可重構，目前多采用外接控制電路板的方式，這種方式對天線性能影響較大，不利于可重構天線的設計。另一種方法是將控制電路直接制作在承載SPIN二極管的硅晶圓上，然而，由于SPIN二極管尺寸較大，一般采用1um～2um的特征尺寸即可制作，則相應的控制電路面積也會增加，影響天線的可用口徑；若采用較小的特征尺寸制作控制電路，則基于SPIN二極管的可重構天線制造成本將急劇上升，造成資源和能源的浪費，嚴重制約了基于SPIN二極管的可重構天線的發展。

發明內容

為了克服現有技術的不足，本發明提供一種用微米級工藝制備納米級PMOS控制電路的方法，以實現在不改變現有SPIN二極管制造設備和增加成本的條件下制備出65～90nm的PMOS控制電路。

本發明解決其技術問題所采用的技術方案包括以下步驟：

第一步，在Si襯底上熱氧化一層SiO₂緩沖層，在SiO₂緩沖層上淀積一層SiN，用于阱區注入的掩蔽；

第二步，在SiN層上光刻N阱，對N阱進行注入和推進，在Si襯底形成N阱；

第三步，刻蝕Si襯底上部的SiN層和SiO₂層，然后在整個襯底表面依次生長SiO₂緩沖層和SiN層，在SiN層上光刻、氧化形成隔離區，刻蝕去掉N阱表面的SiN和SiO₂層；

第四步，在N阱上熱氧化生長6～10nm厚的SiO₂柵介質層，在該SiO₂柵介質層上淀積一層130～160nm厚的p型摻雜的Poly-Si，摻雜濃度>10²⁰cm^-3，作為柵極；

第五步，在Poly-Si上淀積生長一層厚度為30～80nm的SiO₂，作為柵極的保護層；

第六步，在SiO₂層上淀積一層110～130nm厚的Poly-Si，作為制造過程中的輔助層，輔助生成側壁；

第七步，在Poly-Si的區域中刻蝕出符合電路要求的窗口；

第八步，在整個Si襯底上淀積一層90～130nm厚的SiN介質層，覆蓋整個表面；

第九步，刻蝕襯底表面上的SiN，保留Poly-Si側壁的SiN；再依次利用Poly-Si與SiN不同的刻蝕比刻蝕SiN表面的Poly-Si；利用SiO₂與SiN和Poly-Si與SiN不同的刻蝕比刻蝕掉表面上除SiN側壁區域以外的SiO₂和Poly-Si，形成柵極s，腐蝕SiN側壁，并在阱區上淀積一層6～10nm厚的SiO₂，形成柵極側壁的保護層；

第十步，在N阱區進行p型離子注入，自對準生成PMOSFET的源區和漏區；

第十一步，在PMOSFET的柵、源和漏區上光刻引線，構成PMOS控制電路。

所述的第七步中，窗口寬度取1.8～3μm。

所述的第九步中，柵極長度取65～90nm。

本發明的有益效果是：

1.本發明由于利用了等離子刻蝕工藝中SiN、SiO₂與Poly-Si三者之間不同的刻蝕比和自對準工藝，可以在微米級Si集成電路工藝平臺上制造出導電溝道65～90nm的PMOS控制電路；

2.由于本發明所提出的工藝方法均為現有的微米級Si集成電路工藝平臺中成熟的工藝方法，因此，本發明所提出的納米級PMOS控制電路實現方法與現有的微米級Si集成電路工藝相兼容；