[發明專利]適用于工藝不敏感的自偏置單級差分運算放大器

在審

• 申請號: 201510740803.5
• 申請日: 2015-11-03
• 公開（公告）號: CN105305984A
• 公開（公告）日: 2016-02-03
• 發明（設計）人: 肖夏;張庚宇
• 申請（專利權）人: 天津大學
• 主分類號: H03F1/42
• 分類號: H03F1/42;H03F1/02;H03F3/45
• 代理公司: 天津市北洋有限責任專利代理事務所 12201
• 代理人: 劉國威

技術領域

本發明涉及大規模集成電路，低壓低功耗電路技術領域，包括自偏置，運算放大器，工藝不敏感等技術應用。具體講涉及適用于工藝不敏感的自偏置單級差分運算放大器。

技術背景

低壓低功耗寬帶運算放大器的技術研究始終是低功耗模擬電路很活躍的研究領域。許多的跨導運算放大器的帶寬增強技術可以廣泛應用于便攜式電子設備，例如：超寬帶微波檢測、寬帶sigma_delta調制器、無線通信等設備中。由于傳統的寬帶放大器受到增益級的和補償電容的限制，帶寬和直流增益不能有很大的增強。在納米數字CMOS電路中，隨著工藝尺寸的減小，晶體管的運算速度提高，高擺幅和增益提高本征增益卻受到極大的限制。一般來說采用工藝不敏感設計時候，電阻采用偏置在線性區的晶體管實現，但是這在低壓設計中會受到限制(例如：供電電壓VDD＜3×Vov+2×Vth)。

發明內容

為克服現有技術的不足，本發明旨在提供一種應用于工藝不敏感的自偏置單級差分運算放大器。該運算放大器電路可以在納米工藝條件下提高放大器的增益和帶寬，并具有更低的功耗。為此，本發明采取的技術方案是，適用于工藝不敏感的自偏置單級差分運算放大器，由一個增益級、一個共模反饋模塊、電流負載模塊和一個偏置電路組成；共模反饋模塊由晶體管M0a、M0b、M3a、M3b構成，用于對增益級進行反饋，電流負載模塊包括晶體管Ma1-Ma6、Mb1-Mb6，實現增益級正反饋；一個偏置電路用于給增益級提供偏置電壓。

偏置電路由電流源Ibias、晶體管M5a-M7a、M5b-M7b構成，第五NMOS晶體管M5a的源極接第六NMOS晶體管M5b的漏極；第七NMOS晶體管M6a的源極接第八NMOS晶體管M6b的漏極；第五PMOS晶體管M7a的漏極接第六PMOS晶體管M7b的源極。

所述的放大器由第一至第十二PMOS晶體管M0a、M0b、M1a、M2a、M7a、M7b、Ma1、Ma3、Ma5、Mb1、Mb3、Mb5以及第一至第十四NMOS晶體管M1b、M2b、M3a、M3b、M5a、M5b、M6a、M6b、Ma2、Ma4、Ma6、Mb2、Mb4、Mb6共26個MOS晶體管構成；其中：

第一PMOS晶體管M0a的漏極接第二PMOS晶體管M0b的源極；第五PMOS晶體管M7a的漏極接第六PMOS晶體管M7b的源極；第三NMOS晶體管M3a的源極接第四NMOS晶體管M3b的漏極；第五NMOS晶體管M5a的源極接第六NMOS晶體管M5b的漏極；第七NMOS晶體管M6a的源極接第八NMOS晶體管M6b的漏極；

第一、第五、第七至第十二PMOS晶體管M0a、M7a、Ma1、Ma3、Ma5、Mb1、Mb3、Mb5的源極共同接供電電源VDD；除了第二、第六PMOS晶體管M0b、M7b外，其它PMOS晶體管M0a、M1a、M2a、M7a、Ma1、Ma3、Ma5、Mb1、Mb3、Mb5的襯底端和偏置電流源Ibias的上端接供電電源VDD；第二、第六PMOS晶體管M0b、M7b的襯底接偏置電壓Vbp；第四、第六、第八、第九至第十四NMOS晶體管M3b、M5b、M6b、Ma2、Ma4、Ma6、Mb2、Mb4、Mb6的源極共同接地GND；除第三、第五、第七NMOS晶體管M3a、M5a、M6a外，第一、第二、第四、第六、第八至第十四NMOS晶體管M1b、M2b、M3b、M5b、M6b、Ma2、Ma4、Ma6、Mb2、Mb4、Mb6的襯底共同接地GND；第三、第五、第七NMOS晶體管M3a、M5a、M6a的襯底接偏置電壓Vbn；

第一、第二PMOS晶體管M0a、M0b的柵極、第三、第四NMOS晶體管M3a、M3b的柵極共同接第一共模反饋電壓Vcmfb；第二PMOS晶體管M0b的漏極接第三、第四PMOS晶體管M1a、M2a的源極；第三PMOS晶體管M1a的柵極、第一NMOS晶體管M1b的柵極共同接輸入端Vn；第四PMOS晶體管M2a的柵極、第二NMOS晶體管M2b的柵極共同接輸入端Vp；第一、第二NMOS晶體管M1b、M2b的源極接第三NMOS晶體管M3a的漏極；第三PMOS晶體管M1a的漏極接第一NMOS晶體管M1b的漏極；第四PMOS晶體管M2a的漏極接第二NMOS晶體管M2b的漏極；

第五、第六PMOS晶體管M7a、M7b的柵極共同接第六PMOS晶體管M7b的漏極和第七NMOS晶體管M6a的漏極；第五至第八NMOS晶體管M5a、M5b、M6a、M6b的柵極共同接第五NMOS晶體管M5a的漏極和偏置電流源Ibias的下端；