[發明專利]半導體裝置

有效

• 申請號: 201510727316.5
• 申請日: 2015-10-30
• 公開（公告）號: CN105573456B
• 公開（公告）日: 2021-11-30
• 發明（設計）人: 石井雄一郎;宮西篤史;柳澤一正
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: G06F1/26
• 分類號: G06F1/26
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

本發明涉及一種半導體裝置。半導體裝置包括在活動模式中接受電力的供應的第一電源線、在活動模式和待機模式中接受電力的供應的第二電源線、與第一和第二電源線耦合的存儲器電路，和第一開關，該第一開關在活動模式中將第一電源線與第二電源線電耦合，并且在待機模式中將第一電源線從第二電源線電解耦。該存儲器電路包括存儲器陣列、周邊電路和第二開關。第一開關和第二開關中的每一個都包括第一PMOS晶體管和第二PMOS晶體管。

相關申請的交叉參考

2014年10月31日提出的日本專利申請No.2014-223178的公開包括說明書、附圖和摘要，將其通過引用的方式作為整體合并于此。

技術領域

本公開涉及一種半導體裝置，尤其涉及包括活動模式和待機模式作為操作模式的半導體裝置的電源控制。

背景技術

該半導體裝置諸如微型計算機等，包括適于產生向內部電路供應的電源電壓(在下文中，還稱為內部電源電壓)的電源電路。在如此配置的半導體裝置中，為了實現高速操作和低功耗，廣泛使用以下半導體裝置：該半導體裝置被配置為，取決于該半導體裝置是處于操作中(在活動模式中)還是置于待機(在待機模式中)，切換要被操作的電源電路。

電源電路在半導體裝置的活動模式和待機模式的兩種操作模式中，必需產生穩定的電源電壓。為了這種目的，在功耗高且容易出現電壓降的活動模式，使用供電能力高的電源電路，而在功耗低的待機模式，為了實現低功耗使用功耗降低的電源電路。

在具有多個電源的芯片中，必需根據先前已定義的電源啟動順序，順序升高多個電源電壓，以免在通電時產生使各個電路正向偏置的缺陷。這種電源啟動順序的控制對用戶強加了限制。

在這方面，公開了一種配置(參見日本未審專利申請公開No.2014-130406)，其中開關電路被設置為不管通電順序如何都不會產生使電路正向偏置的缺陷。

具體來說，提議該開關電路配置為，在活動模式中，使到存儲器陣列的存儲器單元的電源電壓的供應通路與到周邊電路的電源電壓的供應通路發生短路，并且在待機模式中僅向存儲器陣列的存儲器單元供應電源電壓，并切斷周邊電路的電源電壓的供應通路。

發明內容

然而，通常，上述開關電路設置在電源電路側上。因此，在用兩種電源線耦合的半導體裝置的內部電路側上，存在由布線電阻產生電位差的可能性。因此，存在產生故障、泄漏電流等的可能性。

為了解決上述缺陷，提出了本公開，且其目的在于提供一種不管通電順序如何都不會產生缺陷的半導體裝置。

從本公開的說明書和附圖的描述，本公開要解決的其他缺陷和新的特征將變得明顯。

根據本公開的一個實施例，提供一種包括活動模式和待機模式作為操作模式的半導體裝置。該半導體裝置包括在活動模式中接受電力的供應的第一電源線、在活動模式和待機模式中接受電力的供應的第二電源線、與第一和第二電源線耦合的存儲器電路，和第一開關，該第一開關在活動模式中將第一電源線與第二電源線電耦合，并且在待機模式中將第一電源線與第二電源線電解耦。該存儲器電路包括與第二電源線耦合的存儲器陣列、與第一電源線耦合的周邊電路和第二開關，該第二開關在活動模式中將第一電源線與第二電源線電耦合，并且在待機模式中將第一電源線與第二電源線電解耦。第一和第二開關每個都包括第一PMOS晶體管，其源極和N型阱都被耦合到第一電源線，和第二PMOS晶體管，其源極和N型阱都被耦合到第二電源線且其漏極被耦合到第一PMOS晶體管的漏極。

根據本公開的一個實施例，能夠實現不管通電順序如何都不產生缺陷的半導體裝置。

附圖說明

圖1是示出根據一個實施例的半導體裝置100的總體配置的一個實例的圖。

圖2是示出根據該實施例的存儲器陣列MA、周邊電路20和電源切斷控制電路40的配置的一個實例的圖。