[發(fā)明專(zhuān)利]用于部分地釋放調(diào)試接口的設(shè)備

有效

• 申請(qǐng)?zhí)枺?/td>: 201510680947.6
• 申請(qǐng)日: 2015-07-21
• 公開(kāi)（公告）號(hào): CN105426280B
• 公開(kāi)（公告）日: 2018-03-30
• 發(fā)明（設(shè)計(jì)）人: M·伯克爾坎普;M·德萊斯勒
• 申請(qǐng)（專(zhuān)利權(quán)）人: 帝斯貝思數(shù)字信號(hào)處理和控制工程有限公司
• 主分類(lèi)號(hào): G06F11/26
• 分類(lèi)號(hào): G06F11/26
• 代理公司: 中國(guó)國(guó)際貿(mào)易促進(jìn)委員會(huì)專(zhuān)利商標(biāo)事務(wù)所11038
• 代理人: 劉盈

1.用于部分地釋放第一可編程的硬件構(gòu)件(1)的調(diào)試接口(8)的設(shè)備，所述設(shè)備具有所述第一可編程的硬件構(gòu)件(1)、配置裝置(6)和配置存儲(chǔ)器(14)，其中，所述第一可編程的硬件構(gòu)件具有配置接口(5)、數(shù)據(jù)接口(7)和調(diào)試接口(8)，所述配置接口構(gòu)造用于對(duì)第一可編程的硬件構(gòu)件(1)進(jìn)行編程，所述調(diào)試接口構(gòu)造用于對(duì)第一可編程的硬件構(gòu)件(1)進(jìn)行調(diào)試和編程，

其中，在配置存儲(chǔ)器(14)上存儲(chǔ)第一邏輯(13)，并且配置裝置(6)構(gòu)造用于按照第一邏輯(13)對(duì)第一可編程的硬件構(gòu)件(1)進(jìn)行編程，

其特征在于，配置裝置(6)構(gòu)造用于，記錄第一可編程的硬件構(gòu)件(1)的借助調(diào)試接口(8)按照第二邏輯進(jìn)行的編程過(guò)程并且在借助調(diào)試接口(8)進(jìn)行的編程過(guò)程結(jié)束后按照第一邏輯(13)重編程第一可編程的硬件構(gòu)件(1)。

2.根據(jù)權(quán)利要求1所述的設(shè)備，其中，所述第一可編程的硬件構(gòu)件是PLD、CPU或者PLD與CPU的組合。

3.根據(jù)權(quán)利要求1所述的設(shè)備，其中，第一可編程的硬件構(gòu)件(1)的重編程自動(dòng)進(jìn)行，并且第一可編程的硬件構(gòu)件(1)在從記錄借助調(diào)試接口(8)進(jìn)行的編程過(guò)程直到按照第一邏輯(13)的重編程結(jié)束的整個(gè)時(shí)間段之內(nèi)對(duì)用戶(hù)封鎖。

4.根據(jù)權(quán)利要求1至3之一所述的設(shè)備，其中，第一可編程的硬件構(gòu)件(1)具有配置監(jiān)視接口(9)，所述配置監(jiān)視接口構(gòu)造用于用信號(hào)表示第一可編程的硬件構(gòu)件(1)的編程過(guò)程，并且配置裝置(6)構(gòu)造用于監(jiān)視配置監(jiān)視接口(9)。

5.根據(jù)權(quán)利要求4所述的設(shè)備，其中，配置裝置(6)構(gòu)造用于，在記錄借助調(diào)試接口(8)進(jìn)行的編程過(guò)程后禁止借助調(diào)試接口(8)進(jìn)行的編程過(guò)程。

6.根據(jù)權(quán)利要求5所述的設(shè)備，其中，配置裝置(6)構(gòu)造用于，在記錄借助調(diào)試接口(8)進(jìn)行的編程過(guò)程后通過(guò)打開(kāi)開(kāi)關(guān)(32)來(lái)中斷進(jìn)入到調(diào)試接口(8)內(nèi)的位流。

7.根據(jù)權(quán)利要求1至3之一所述的設(shè)備，其中，配置裝置(6)構(gòu)造用于，在借助調(diào)試接口(8)進(jìn)行的按照第二邏輯的編程過(guò)程后，選擇性地實(shí)施或者不實(shí)施第一可編程的硬件構(gòu)件(1)的重編程。

8.根據(jù)權(quán)利要求7所述的設(shè)備，其中，在配置裝置(6)的存儲(chǔ)器中存儲(chǔ)如下的信息，所述信息確定配置裝置(6)在按照第二邏輯的編程過(guò)程結(jié)束后是否重編程第一可編程的硬件構(gòu)件(1)。

9.根據(jù)權(quán)利要求1至3之一所述的設(shè)備，其中，配置裝置(6)構(gòu)造為CPLD、FPGA、CPU或者上述類(lèi)型的可編程的硬件構(gòu)件的兩個(gè)或三個(gè)的組合。

10.根據(jù)權(quán)利要求1至3之一所述的設(shè)備，其中，調(diào)試接口(8)構(gòu)造為JTAG接口。

11.根據(jù)權(quán)利要求10所述的設(shè)備，其中，調(diào)試接口(8)構(gòu)造為根據(jù)IEEE標(biāo)準(zhǔn)1149.1的JTAG接口。

12.根據(jù)權(quán)利要求1至3之一所述的設(shè)備，其中，所述設(shè)備具有第二可編程的硬件構(gòu)件(2)并且在數(shù)據(jù)接口(7)與第二可編程的硬件構(gòu)件(2)之間設(shè)置數(shù)據(jù)連接(18)，其中，第一可編程的硬件構(gòu)件(1)和第二可編程的硬件構(gòu)件(2)可設(shè)置用于并行處理程序并且在并行處理程序期間借助數(shù)據(jù)連接交換程序數(shù)據(jù)。

13.根據(jù)權(quán)利要求12所述的設(shè)備，其中，第二可編程的硬件構(gòu)件(2)設(shè)置用于對(duì)第一可編程的硬件構(gòu)件(1)進(jìn)行編程。

14.根據(jù)權(quán)利要求12所述的設(shè)備，其中，第一可編程的硬件構(gòu)件(1)構(gòu)造為FPGA，第二可編程的硬件構(gòu)件(2)構(gòu)造為CPU或者FPGA。

15.根據(jù)權(quán)利要求1至3之一所述的設(shè)備，其中，第一邏輯(13)至少部分可由用戶(hù)設(shè)計(jì)并且可在配置存儲(chǔ)器上存儲(chǔ)。

16.根據(jù)權(quán)利要求15所述的設(shè)備，其中，第一邏輯(13)是不可由用戶(hù)改動(dòng)的重寫(xiě)邏輯，或者第一邏輯包括可由用戶(hù)自由配置的功能邏輯(11)和強(qiáng)制的、用于功能邏輯(11)與數(shù)據(jù)接口(7)之間的數(shù)據(jù)交換的接口邏輯(4)。