[發明專利]基于三級流水線的高速QC-LDPC編碼器

在審

• 申請號: 201510645288.2
• 申請日: 2015-10-03
• 公開（公告）號: CN105141320A
• 公開（公告）日: 2015-12-09
• 發明（設計）人: 張鵬
• 申請（專利權）人: 榮成市鼎通電子信息科技有限公司
• 主分類號: H03M13/11
• 分類號: H03M13/11
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及信道編碼領域，特別涉及一種通信系統中基于三級流水線的高速QC-LDPC編碼器。

背景技術

低密度奇偶校驗(Low-DensityParity-Check,LDPC)碼是高效的信道編碼技術之一，而準循環LDPC(Quasi-CyclicLDPC，QC-LDPC)碼是一種特殊的LDPC碼。QC-LDPC碼的生成矩陣G和校驗矩陣H都是由循環矩陣構成的陣列，具有分段循環的特點，故被稱為QC-LDPC碼。循環矩陣的首行是末行循環右移1位的結果，其余各行都是其上一行循環右移1位的結果，因此，循環矩陣完全由其首行來表征。通常，循環矩陣的首行被稱為它的生成多項式。

通信系統通常采用系統形式的QC-LDPC碼，其生成矩陣G的左半部分是一個單位矩陣，右半部分是由e×c個b×b階循環矩陣G_i,j(0≤i<e,e≤j<t,t＝e+c)構成的陣列，如下所示：

其中，I是b×b階單位矩陣，0是b×b階全零矩陣。G的連續b行和b列分別被稱為塊行和塊列。由式(1)可知，G有e塊行和t塊列。

目前，QC-LDPC碼廣泛采用的是基于c個I型移位寄存器加累加器(Type-IShift-Register-Adder-Accumulator,SRAA-I)電路的串行編碼器。由c個SRAA-I電路構成的串行編碼器，在e×b個時鐘周期內完成編碼。該方案需要2×c×b個寄存器、c×b個二輸入與門和c×b個二輸入異或門，還需要e×c×b比特ROM存儲循環矩陣的生成多項式。該方案有兩個缺點：一是需要大量存儲器，導致電路成本高；二是串行輸入信息比特，編碼速度慢。

發明內容

通信系統中QC-LDPC編碼器的現有實現方案存在成本高、編碼速度慢的缺點，針對這些技術問題，本發明提供了一種基于三級流水線的高速QC-LDPC編碼器。

如圖2所示，通信系統中基于三級流水線的高速QC-LDPC編碼器主要由3部分組成：I型后向迭代電路、高密度矩陣與向量的乘法器和II型后向迭代電路。編碼過程分3步完成：第1步，使用I型后向迭代電路計算向量q和x；第2步，使用高密度矩陣與向量的乘法器計算部分校驗向量p_x；第3步，使用II型后向迭代電路計算部分校驗向量p_y，從而得到校驗向量p＝(p_x,p_y)。

本發明提供的高速QC-LDPC編碼器結構簡單，能在顯著提高編碼速度的條件下，減少存儲器，從而降低成本，提高吞吐量。

關于本發明的優勢與方法可通過下面的發明詳述及附圖得到進一步的了解。

附圖說明

圖1是行列交換后近似下三角校驗矩陣的結構示意圖；

圖2是基于三級流水線的QC-LDPC編碼過程；

圖3是循環左移累加器RLA電路的功能框圖；

圖4是由u個RLA電路構成的一種高密度矩陣與向量的乘法器；

圖5是I型后向迭代電路；

圖6是II型后向迭代電路；

圖7總結了編碼器各編碼步驟以及整個編碼過程所需的硬件資源和處理時間。

具體實施方式

下面結合附圖對本發明的較佳實施例作詳細闡述，以使本發明的優點和特征能更易于被本領域技術人員理解，從而對本發明的保護范圍作出更為清楚明確的界定。

循環矩陣的行重和列重相同，記作w。如果w＝0，那么該循環矩陣是全零矩陣。如果w＝1，那么該循環矩陣是可置換的，稱為置換矩陣，它可通過對單位矩陣I循環右移若干位得到。QC-LDPC碼的校驗矩陣H是由c×t個b×b階循環矩陣H_j,k(1≤j≤c,1≤k≤t,t＝e+c)構成的如下陣列：

通常情況下，校驗矩陣H中的任一循環矩陣要么是全零矩陣(w＝0)要么是置換矩陣(w＝1)。令循環矩陣H_j,k的首行g_j,k＝(g_j,k,1,g_j,k,2,…,g_j,k,b)是其生成多項式，其中g_j,k,m＝0或1(1≤m≤b)。因為H是稀疏的，所以g_j,k只有1個‘1’，甚至沒有‘1’。