[發明專利]一種編程器高速IO與高壓保護電路

有效

• 申請號: 201510629099.6
• 申請日: 2015-09-28
• 公開（公告）號: CN105116814B
• 公開（公告）日: 2017-11-10
• 發明（設計）人: 季春
• 申請（專利權）人: 季春
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及一種保護電路，具體是一種編程器高速IO與高壓保護電路。

背景技術

目前，其他公司的全驅通用編程器，所采用的IO驅動結構如圖2所示(實際產品有48到144路相同的IO驅動電路)，ZIF1是編程器鎖緊座接口,接目標芯片的引腳，這些引腳的功能可以是通用IO，芯片供電VDD，芯片編程高壓VPP或者電源GND，所以需要配上圖2這樣的電路來完成不同的功能。這種電路結構存在一個瓶頸，就是編程時IO的速度上不去，尤其是目標芯片內置弱上拉雙向IO的數據總線，比如NAND閃存，讀寫速度很難超過1MB/S。另外VPP電路的功耗非常大，RS1必須使用大功率的電阻，發熱量大。

具體原因如下：QC1/QP1/QN1這三個三極管的CE極之間都存在結間電容，不同型號的三極管，這個電容的容量在數pF到數十pF之間，這些結間電容與RS1構成了RC積分電路，致使高速IO信號波形出現嚴重失真，限制了編程器讀寫速度的提升。

如果要解決速度瓶頸，只有兩個途徑，一是降低三極管PN結電容，這個因半導體工藝的限制，目前很難做出PN結電容更小的三極管。

二是減小RS1的阻值，但這個電路中，RS1又作為VPP電壓的限流電阻，保護FPGA IO不被燒壞，假設VPP＝21.5V，VCCIO＝3.3V，QP1導通，此時RS1兩端壓降為21.5-3.3-0.7＝17.5V，RS1功耗為U2/R＝0.93W，這個功耗相當大。如果將RS1減小到100歐，那么RS1的功耗將達到3.06W，很顯然已經遠遠超過普通貼片電阻的最大功率了，整機的功耗也將非常大，所以想要提高速度，就必須解決VPP供電和RS1電阻的矛盾。

發明內容

本發明的目的在于提供一種編程器高速IO與高壓保護電路，以解決上述背景技術中提出的問題。

為實現上述目的，本發明提供如下技術方案：

一種編程器高速IO與高壓保護電路，包括芯片U1A、二極管D1、電阻RS1和三極管Q1，所述芯片U1A的腳2連接二極管D1的陰極和電源VCCIO，二極管D1的陽極連接電阻RS1和芯片U1A的腳6，電阻RS1的另一端連接場效應管M1的源極，場效應管M1的柵極連接電阻RG1和三極管Q1的集電極，三極管Q1的基極連接電阻RB1和電阻RE1，電阻RE1的另一端連接三極管Q1的發射極并接地，電阻RB1的另一端連接二極管ZD1的陽極，二極管ZD1的陰極連接二極管M7的陰極、三極管Y1的集電極、三極管Y2的集電極和場效應管M1的漏極，二極管M7的陽極連接三極管Y3的集電極，三極管Y3的基極連接電阻RC2和電阻RC1，電阻RC1的另一端連接VDD驅動1，電阻RC2的另一端連接三極管Y3的發射極和電源VDD，三極管Y2的發射極連接電阻RP2和電源VPP，電阻RP2的另一端連接電阻RP1和三極管Y2的基極，電阻RP1的另一端連接VPP驅動1，三極管Y1的基極連接電阻RN1，電阻RN1的另一端連接GND驅動1，三極管Y1的發射極接地，當VPP電壓大于7V時，ZD1導通，三極管Q1導通，拉低場效應管M1的柵極，M1關斷，VPP電壓只加到鎖緊座上的芯片引腳，而與FPGA IO不通，也就不會有大電流流過RS1，如果沒有VPP電壓或者VPP電壓小于7V，ZD1截止，Q1截止，場效應管M1在VG+10V的驅動下完全導通，漏極和源極直接相當于一根導線，可以通過雙向信號。

作為本發明的優選方案：所述芯片U1A的型號為EP1C3。

與現有技術相比，本發明的有益效果是：使用本發明的電路結構，能夠使得通用編程器產品速度快，成本低，發熱量小，不需要外接電源適配器，可以為用戶創造更多效益。

附圖說明

圖1為編程器高速IO與高壓保護電路的電路圖；

圖2為現有技術的電路圖。

具體實施方式

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。