[發明專利]一種基于軟件編譯層的可變電阻式存儲器磨損均衡方法

有效

• 申請號: 201510569734.6
• 申請日: 2015-09-09
• 公開（公告）號: CN105117175B
• 公開（公告）日: 2018-02-02
• 發明（設計）人: 劉鐸;朱蕭;龍林波;梁靚;沙行勉
• 申請（專利權）人: 重慶大學
• 主分類號: G06F3/06
• 分類號: G06F3/06;G06F12/06
• 代理公司: 重慶大學專利中心50201
• 代理人: 唐開平

技術領域

本發明屬于計算機存儲技術領域，具體涉及一種可變電阻式存儲器的磨損均衡方法。

背景技術

通用的DRAM存儲器受限于能耗大、容量難擴展等問題。一種新型能耗低、容量大、非易失性的存儲器有望替代傳統的DRAM存儲器，如：記憶組存儲器、可變電阻式存儲器(PCM)。特別的是，可變電阻式存儲器PCM可以實現多層單元(Multi-Level Cell，MLC)，也就是一個單元可以存放兩個或兩個以上的比特。與單層單元(Single-Level Cell，SLC)相比，MLC可得到較高密集性和較大的容量。然而，這個優勢也導致相應的代價，由于需要更精密的感應和控制PCM單元的電阻，增加了相應的訪問延遲以及減少了壽命。

一般情況下，一個典型SLC PCM單元能容忍大約10⁷-10⁸次寫操作，一個典型的MLC PCM單元僅能容忍10⁵次寫操作。MLC PCM單元的壽命給可變電阻式存儲器帶來了巨大的挑戰。由于典型的嵌入式程序的寫操作，常常以一種極不平衡的方式寫到內存上，例如：大部分寫操作集中在少量的變量。寫操作頻繁的變量，對存放該變量的位置磨損大，頻繁地對該位置擦寫，加速了可變電阻式儲的MLC PCM單元磨損。若不進行合理管理，可變電阻式存儲器可能會在幾十秒內被損壞。為了延長可變電阻式存儲器的壽命，許多技術被提出來，例如：

現有技術之一：M.K.Qureshi,M.M.Franceschini,L.A.Lastras-Montano,and J.P.Karidis,“Morphable memory system:a robust architecture for exploiting multi-levelphase change memories,”in Proceedings of the 37th International Symposium on Computer Architecture(ISCA’10),vol.38,pp.153–162,2010.(M.K.Qureshi，M.M.Franceschini，L.A.Lastras-Montano，和J.P.Karidis，“可變內存系統：一個基于多層相變存儲器的健壯架構”，第37屆計算機體系結構上國際研討會議(ISCA)，2010)，它根據工作量負荷請求，動態地控制內存系統每個單元存放比特的數目。具體方法是把內存分為兩個區域，一個高密度高延遲的區域(HDPCM)，由MLC模式的內存頁構成；一個是低延遲低密度的區域(LLPCM)，每個單元的存放比特數是HDPCM區域每個單元存放比特數的一半。在硬件層添加一個內存監控電路(Memory Monitoring circuit,MMON)來跟蹤工作負載的內存需求。周期性的執行MMON跟蹤信息，根據信息，進行評估并確定LLPCM和HDPCM區域的最佳劃分。如果訪問發生在HDPCM區域的頁面，這樣的頁面將被升級到LLCPM區域，來減少后續訪問的延遲。允許自動地在LLPCM和HDPCM區域之間轉換，提供低延遲LLPCM區域給頻繁訪問的頁。現有技術一有以下幾個缺點：需要在硬件上的支持。該技術需要內存監控電路來周期性跟蹤信息，和單獨的硬件架構來記錄內存頁的物理位置；周期性監控內存負責量，進行調節，開銷大。