[發明專利]提高授時輸出可靠性的時源選擇及切換系統

有效

• 申請號: 201510568304.2
• 申請日: 2015-09-09
• 公開（公告）號: CN105119677B
• 公開（公告）日: 2018-01-16
• 發明（設計）人: 張劍波;李為;李學鷺;宋仁杰
• 申請（專利權）人: 山東中瑞電氣有限公司
• 主分類號: H04J3/06
• 分類號: H04J3/06
• 代理公司: 青島發思特專利商標代理有限公司37212
• 代理人: 耿霞

1.一種提高授時輸出可靠性的時源選擇及切換系統，包括時鐘同步裝置，時鐘同步裝置設有多個輸入時源，其特征在于，時鐘同步裝置設有時源處理單元，時源處理單元根據各個時源的同步情況、相位差和優先級選擇最佳時源，在各個時源的狀態變化時將最佳時源切換為授時時源；

時源處理單元包括FPGA(1)和32位處理器(2)，FPGA(1)和32位處理器(2)通過數據總線和地址總線通信；

時源包括外部時源和本地時源，標準差額時間記為P_th，為3μs-7μs，其具體選擇邏輯為：下標“0”代表本地時源，下標“1-5”代表外部時源，下標“x”、“y”代表任意且不同的外部時源，“|ΔTS₀₁|”即為本地時源和第一個外部時源的相位差；

32位處理器(2)首先選擇已同步時源，然后任意一路外部時源與其他外部時源分別進行對比，所有對比結果若均符合|ΔTS_xy|≤P_th，則將其選出，最后將選出的所有時源按照客戶設定優先級進行排序，選擇首位時源；

(1)初始化時，至少任意2路外部時源同步時，任意一路外部時源與其他外部時源分別進行對比，所有對比結果若均符合|ΔTS_xy|≤P_th，則將其選出，最后將選出的所有時源根據預設優先級選取時源同步；

(2)守時恢復時，任意一路外部時源恢復時，若|ΔTS_0x|≤P_th，則判定該外部時源有效；

(3)守時恢復時，任意兩路外部時源，假設為TS1、TS3同時恢復時，①若|ΔTS₀₁|≤P_th且|ΔTS₀₃|≤P_th，則按優先級選擇時源；②若|ΔTS₀₁|≥P_th且|ΔTS₀₃|≤P_th或|ΔTS₀₁|≤P_th且|ΔTS₀₃|≥P_th，則選取相位差小的時源；③若|ΔTS₀₁|≥P_th且|ΔTS₀₃|≥P_th，而|ΔTS₁₃|≤P_th，則按優先級選取時源；

(4)守時恢復時，任意三路外部時源，假設為 TS1 、 TS2 、 TS4 同時恢復時， ①若|ΔTS₀₁|≤P_th且|ΔTS₀₂|≤P_th且|ΔTS₀₄|≤P_th，則按優先級選取時源；②若|ΔTS₀₁|≤P_th且|ΔTS₀₂|≤P_th且|ΔTS₀₄|≥P_th或|ΔTS₀₁|≤P_th且|ΔTS₀₂|≥P_th且|ΔTS₀₄|≤P_th或|ΔTS₀₁|≤P_th且|ΔTS₀₂|≤P_th且|ΔTS₀₄|≥P_th，則按優先級選取時源；③若|ΔTS₀₁|≥P_th且|ΔTS₀₂|≥P_th且|ΔTS₀₄|≥P_th，但|ΔTS₁₂|≤P_th且|ΔTS₁₄|≤P_th且|ΔTS₂₄|≤P_th，則按優先級選取時源。

2.根據權利要求1所述的提高授時輸出可靠性的時源選擇及切換系統，其特征在于，授時時源的切換涉及偏差時間、偏差標準時間和跟蹤時間，FPGA(1)持續測量待換時源和原時源的偏差時間，在進行時源切換時，觸發32位處理器(2)執行循環跟蹤，32位處理器(2)在每次循環中增加一次跟蹤時間，直到偏差時間小于偏差標準時間，循環跟蹤停止，FPGA(1)直接輸出待換時源的時間。

3.根據權利要求2所述的提高授時輸出可靠性的時源選擇及切換系統，其特征在于，偏差標準時間為0.1μs-1μs。

4.根據權利要求2所述的提高授時輸出可靠性的時源選擇及切換系統，其特征在于，跟蹤時間為0.1μs-0.5μs。