[發明專利]高速并行采集系統時鐘同步裝置

在審

• 申請號: 201510563065.1
• 申請日: 2015-09-07
• 公開（公告）號: CN105116413A
• 公開（公告）日: 2015-12-02
• 發明（設計）人: 郭征;王巖飛;張琦;周長義;周以國;趙風華
• 申請（專利權）人: 中國科學院電子學研究所
• 主分類號: G01S13/90
• 分類號: G01S13/90
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 宋焰琴

技術領域

本發明涉及數據采集領域，更具體地涉及一種高速并行采集系統時鐘同步裝置及方法。

背景技術

雷達的高分辨能力、抗干擾能力與雷達信號帶寬緊密相關，例如，為了提高測距精度和距離分辨力，對目標進行成像識別，要求雷達發射的信號具有大的帶寬、時寬乘積，即寬脈沖內附加寬帶調頻信號，以擴展信號頻帶提高雷達總體性能，這涉及到大帶寬信號采集技術。

目前對帶寬超過GHz以上的信號無法直接進行有效的A/D轉換，為了實現雷達系統和其他寬帶系統的正常工作，采用多通道并行工作是大帶寬信號采集系統的主要技術手段。而在兩路以上的數據采集系統中，都需要對多路子系統做嚴格的邏輯控制和時序匹配，也就是要解決路間的同步問題。當同一信號同相加載到不同采集通道后，確保兩組采集數序列第一點在信號波形上反映出的時間差為零。這是一項非常重要的基本指標，在對時序、相位等要求特別嚴格的波形采集過程中，不同通道間的同步工作是后續所有數據處理的基礎。

在同步數據采集系統中，采樣與觸發能否達到同步是準確采樣到信號點的關鍵。A/D轉換器件的工作，主要是由外部基準時鐘和采樣觸發時鐘決定其轉換時間和采樣時刻。在高達2GHz的采樣率的情況下，采樣間隔僅有500ps，即使兩路ADC的采樣時刻有ps級的誤差，引起的不同步也是相當可觀的。兩路ADC采樣時刻的誤差t_d與兩路ADC采樣數據的相位誤差P_d有如下關系：

P_d＝2π×f_clk×t_d，

其中，f_clk為采樣頻率。

針對通道間的同步誤差，現有技術往往在數字域進行解決，或者對采樣時鐘和觸發信號進行處理，結合鎖相環路并通過電路優化設計等手段，實現多路A/D的同步。雖然現有方法在A/D器件采樣率較低的情況下是適用的，但是一旦涉及高速A/D，例如在合成孔徑雷達中接收通道中頻采樣率在2GHz以上，此時電路對信號抖動非常敏感，每次上電或復位時ps級的誤差即可能帶來通道間的不同步，這種情況下上述方法很難保證多組數據的多個采集通道間延遲時間差基本為0或保持恒定狀態，也就難以從根本上解決同步問題。

發明內容

為了解決多路數據采集系統的同步性問題，本發明的目的在于提供一種高速并行采集系統時鐘同步裝置及方法。作為優選，本發明的同步裝置及方法具有低抖動、低時偏的特性，通過配置外圍電路，大幅壓縮觸發初始時刻的不穩定時間，有效克服A/D采樣起始位置時鐘抖動帶來的誤差影響，使得多路數據采集單元的時鐘完全工作在同步狀態。

具體地，作為本發明的一個方面，本發明提供了一種高速并行采集系統時鐘同步裝置，所述高速并行采集系統時鐘同步裝置通過配置信號調理單元，設置時鐘輸入幅度范圍，在開關單元導通前，把信號幅度提高到足以讓后級放大器飽和的程度，使得觸發初始時刻的時鐘信號在各通道內得到一致的識別，實現多路數據采集系統的同步。

作為優選，本發明提供了一種高速并行采集系統時鐘同步裝置，包括：

一信號調理單元，用于調節輸入的時鐘信號的幅度，在開關單元控制信號來臨之前把所述時鐘信號的幅度提高至使后級的放大單元飽和的程度；

一開關單元，用于控制來自信號調理單元的時鐘信號的通斷，進而控制A/D單元電路采樣的起始和截止時刻；

一放大單元，一方面用于在所述開關單元控制接通時把來自所述開關單元的所述時鐘信號的幅度輸出到合適的電平，并飽和工作，提高開關電路上升沿/下降沿的陡峭度，另一方面，用于把所述時鐘信號從單端信號轉換為差分信號，滿足A/D差分采樣時鐘的要求。

作為本發明的另一個方面，本發明提供了一種高速并行采集系統時鐘同步方法，包括以下步驟：

配置信號調理單元，設置時鐘輸入幅度范圍，在開關單元導通前，把信號幅度提高到足以讓后級放大器飽和的程度，使得觸發初始時刻的時鐘信號在各通道內得到一致的識別，從而實現多路數據采集系統的同步。

作為優選，本發明提供了一種高速并行采集系統時鐘同步方法，包括以下步驟：

調節輸入到信號調理單元的時鐘信號的幅度，在開關單元控制信號來臨之前把所述時鐘信號的幅度提高至使后級的放大單元飽和的程度；

控制來自信號調理單元的時鐘信號的通斷，進而控制A/D單元電路采樣的起始和截止時刻；