[發明專利]半導體器件及其制造方法

在審

• 申請號: 201510542790.0
• 申請日: 2015-08-28
• 公開（公告）號: CN105390499A
• 公開（公告）日: 2016-03-09
• 發明（設計）人: 天羽生淳
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L29/78;H01L29/423;H01L21/28;H01L21/336;H01L21/8247
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 李輝

相關申請的交叉引用

2014年8月29日提交的日本專利申請2014-174823號的公開，包括說明書、附圖和摘要，以引用的方式全部并入本文。

技術領域

本發明涉及一種半導體器件及其制造方法，并且該方法可以用于例如具有非易失性存儲器的半導體器件的制造。

背景技術

作為電可寫入/可擦除非易失性半導體存儲器器件，EEPROM(電可擦除可編程只讀存儲器)已經得到廣泛使用。以閃速存儲器為代表的這種廣泛使用的存儲器器件在其MISFET的柵極電極下方具有導電浮置柵極電極或者由氧化物膜圍繞的陷阱絕緣膜。將作為存儲器信息存儲在浮置柵極電極或者陷阱絕緣膜中的電荷作為晶體管的閾值讀出。陷阱絕緣膜是能夠在其中存儲電荷的膜，并且氮化硅膜是這種陷阱絕緣膜的一個示例。MISFET的閾值通過將電荷注入/發射至電荷存儲區域/從電荷存儲區域注入/發射電荷而變動，并且由此，其作為存儲器元件而被操作。作為使用陷阱絕緣膜的非易失性半導體存儲器器件的示例，可以給出使用MONOS(金屬氧化物氮化物氧化物氧化物半導體)膜的分離柵極型單元。

作為一種柵極電極形成方法，已知一種所謂的后柵極工藝(gatelastprocess)，即，一種在襯底上形成虛設柵極電極并且然后由金屬柵極電極等替代虛設柵極電極的工藝。

專利文件1(日本特開2005-228786)號公報描述了一種具有存儲器單元的非易失性半導體存儲器器件。該存儲器單元具有由半導體膜制成的控制柵極電極以及全硅化的存儲器柵極電極。

[專利文件1]

專利文件1(日本特開2005-228786號公報)

發明內容

MONOS存儲器或者具有由半導體膜制成的柵極電極的MISFET具有如下問題：在溝道區域反型期間的在柵極電極中的耗盡，使晶體管的驅動能力惡化。

當使用后柵極工藝時，由于由待拋光的材料或者構件的密度導致的在拋光特性中的差異的影響，所以柵極電極的高度可以發生變化。這使得可以引起形成在柵極電極的上部上的硅化物層的膜厚度發生變化，以使得其上表面硅化，而沒有將柵極電極用金屬柵極電極替代。這可以導致MONOS存儲器或者MISFET的特性發生變化。

其他問題和新穎特征將通過此處的說明和對應附圖而顯而易見。

接下來將對在此處公開的實施例中的典型實施例的要點進行簡單描述。

在一個實施例中，提供了一種半導體器件，該半導體器件通過硅化物層構成的控制柵極電極和存儲器柵極電極而獲得，該控制柵極電極和存儲器柵極電極構成了分離柵極型MONOS存儲器的存儲器單元。

在另一實施例中，還提供了一種制造半導體器件的方法，包括：使硅膜完全硅化，以形成構成了分離柵極型MONOS存儲器的存儲器單元的控制柵極電極和存儲器柵極電極。

根據各個實施例，可以提供一種具有改進的性能或者具有更少特性偏差的半導體器件，或者可以提供兼具這兩種優點的半導體器件。

附圖說明

圖1是第一實施例的半導體器件的截面圖；

圖2是第一實施例的半導體器件的示意性平面圖；

圖3是第一實施例的半導體器件在制造步驟期間的截面圖；

圖4是半導體器件的在圖3的制造步驟之后的制造步驟期間的截面圖；

圖5是半導體器件的在圖4的制造步驟之后的制造步驟期間的截面圖；

圖6是半導體器件的在圖5的制造步驟之后的制造步驟期間的截面圖；

圖7是半導體器件的在圖6的制造步驟之后的制造步驟期間的截面圖；

圖8是半導體器件的在圖7的制造步驟之后的制造步驟期間的截面圖；

圖9是半導體器件的在圖8的制造步驟之后的制造步驟期間的截面圖；

圖10是半導體器件的在圖9的制造步驟之后的制造步驟期間的截面圖；

圖11是半導體器件的在圖10的制造步驟之后的制造步驟期間的截面圖；

圖12是半導體器件的在圖11的制造步驟之后的制造步驟期間的截面圖；

圖13是半導體器件的在圖12的制造步驟之后的制造步驟期間的截面圖；

圖14是半導體器件的在圖13的制造步驟之后的制造步驟期間的截面圖；

圖15是半導體器件的在圖14的制造步驟之后的制造步驟期間的截面圖；

圖16是半導體器件的在圖15的制造步驟之后的制造步驟期間的截面圖；