[發明專利]制造碳化硅半導體器件的方法和碳化硅半導體器件

有效

• 申請號: 201510520872.5
• 申請日: 2015-08-21
• 公開（公告）號: CN105448959B
• 公開（公告）日: 2019-09-06
• 發明（設計）人: 日吉透
• 申請（專利權）人: 住友電氣工業株式會社
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/16;H01L21/336;H01L29/78
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 韓峰;孫志湧

本發明涉及制造碳化硅半導體器件的方法和碳化硅半導體器件。所述方法包括以下步驟：準備具有第一主表面和位于與第一主表面相對的第二主表面上的碳化硅襯底，在該第一主表面上形成外延層，該外延層具有第一導電類型并具有位于與其上有碳化硅襯底的側相反的側上的第三主表面，在該外延層中形成溝槽，該溝槽包括與第三主表面相交的側壁和連接到側壁的底部，加寬溝槽的開口，以及在溝槽中形成嵌入區，該嵌入區具有不同于第一導電類型的第二導電類型。鄰近嵌入區的外延層和嵌入區構成超結結構。該方法進一步包括以下步驟：在嵌入區上形成具有第二導電類型的雜質區，在該雜質區上形成第一電極，以及形成與第二主表面相接觸的第二電極。

技術領域

本發明涉及一種制造碳化硅半導體器件的方法，和碳化硅半導體器件。

背景技術

通常，在功率半導體器件(功率器件)中，具有低雜質濃度和大厚度的漂移層確保了器件的擊穿電壓。然而，在這種配置中，為了減小器件的導通電阻，必須增加漂移層中的雜質濃度，或者必須減少漂移層的厚度。換句話說，只要依賴于漂移層的雜質濃度和厚度，器件的導通電阻和擊穿電壓就存在權衡關系。

為了克服這種權衡關系，對于使用硅(Si)的功率半導體器件，已經提出了超結結構(例如，參見日本應用物理，第36卷(1977)，第6245-6262頁)。起初，碳化硅(SiC)是一種相比Si具有更低損耗和更高擊穿電壓的材料。然而，如果尋找進一步的改善特性，則可以考慮在使用SiC的功率半導體器件中也采用超結結構(例如，參見日本專利公開No.2001-144292)。

發明內容

為了形成超結結構，將需要在漂移層中周期性地形成柱狀雜質區。根據日本專利公開No.2001-144292，將p型雜質離子注入到成為漂移層的n型外延層中，以形成超結結構。然而，由于SiC的離子注入深度最多約為1μm，所以深離子注入是困難的。因此，為了通過這種方法形成超結結構，將需要重復生長薄外延層和離子注入的操作，以層疊多個階段中的雜質區。因此，必然會降低生產率。

因此，可以考慮在外延層中形成深溝槽，然后通過外延再生長在溝槽中形成雜質區(嵌入區)。然而，根據該方法，空隙(氣泡)會留在雜質區中，這會失去半導體器件的可靠性。將參考附圖加以描述。

圖5是示出在溝槽中外延再生長的示意圖。例如，通過包括添加雜質的CVD(化學氣相沉積)方法，執行外延生長。參考圖5，由于通過CVD方法將源材料32a沉積到具有垂直于外延層111的主表面111a的側壁的溝槽TRf中，所以溝槽入口端口(開口)附近的生長速度比溝槽內部的生長速度快。這是因為，雖然源材料32a很少可能朝向溝槽的深度部分延伸，但將在溝槽的入口端口附近提供大量的源材料32a。如果外延生長以這種狀態繼續，開口很快就會關閉，空隙2會留在嵌入區32中，如圖6所示。

因此，目的是在抑制在碳化硅半導體器件中產生空隙的同時形成超結結構。

根據本發明一個實施例的制造碳化硅半導體器件的方法包括以下步驟：準備具有第一主表面和位于與第一主表面相對的側上的第二主表面上的碳化硅襯底，在該第一主表面上形成外延層，該外延層具有第一導電類型并具有位于與碳化硅襯底位于其上的側相反的側上的第三主表面，在該外延層中形成溝槽，該溝槽包括與第三主表面相交的側壁和連接到側壁的底部，加寬溝槽的開口，以及在溝槽中形成嵌入區，該嵌入區具有不同于第一導電類型的第二導電類型。鄰近嵌入區的外延層和嵌入區構成了超結結構。該制造方法進一步包括以下步驟：在嵌入區上形成具有第二導電類型的雜質區，在該雜質區上形成第一電極，以及形成與第二主表面相接觸的第二電極。