[發(fā)明專利]一種可選擇性配置連接的高密度集成電路測(cè)試芯片及其制作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201510519666.2
• 申請(qǐng)日: 2015-08-21
• 公開（公告）號(hào): CN105206545B
• 公開（公告）日: 2017-12-22
• 發(fā)明（設(shè)計(jì)）人: 史崢;鄭勇軍;邵康鵬;李莉莉;張培勇;嚴(yán)曉浪
• 申請(qǐng)（專利權(quán)）人: 杭州廣立微電子有限公司;浙江大學(xué)
• 主分類號(hào): H01L21/66
• 分類號(hào): H01L21/66;H01L23/488;H01L23/544
• 代理公司: 杭州天勤知識(shí)產(chǎn)權(quán)代理有限公司33224
• 代理人: 胡紅娟

技術(shù)領(lǐng)域

本發(fā)明屬于微電子測(cè)試技術(shù)領(lǐng)域，具體涉及一種可選擇性配置連接的高密度集成電路測(cè)試芯片及其制作方法。

背景技術(shù)

隨著集成電路的設(shè)計(jì)規(guī)模不斷擴(kuò)大，單一芯片上的電子器件密度越來(lái)越大，則電子器件的特征尺寸越來(lái)越小，同時(shí)集成電路工藝流程包含著很多復(fù)雜的工藝步驟，每一步都有特定的工藝制造偏差，從而導(dǎo)致了集成電路芯片的成品率降低。在可制造性設(shè)計(jì)的背景下，為了提高集成電路產(chǎn)品的成品率，縮短成品率成熟周期，業(yè)界普遍采用基于特殊設(shè)計(jì)的測(cè)試芯片的測(cè)試方法，通過(guò)對(duì)測(cè)試芯片的測(cè)試來(lái)獲取制程和設(shè)計(jì)良率改善所必須的數(shù)據(jù)。

短程測(cè)試芯片和可尋址測(cè)試芯片是集成電路芯片制造過(guò)程中經(jīng)常采用的兩種測(cè)試芯片類型。可尋址測(cè)試芯片利用譯碼器和開關(guān)選擇電路實(shí)現(xiàn)了多個(gè)測(cè)試結(jié)構(gòu)共用焊盤的目的，但是由于要求使用較復(fù)雜的輔助電路，對(duì)于已成型產(chǎn)品上的元件無(wú)法進(jìn)行測(cè)試；而短程測(cè)試芯片因其生產(chǎn)周期短、測(cè)試靈活、測(cè)試精度高而得到廣泛的應(yīng)用。

在傳統(tǒng)的短程測(cè)試芯片中，各個(gè)待測(cè)元件的各個(gè)端子需要單獨(dú)的連接到終端焊盤上，因此每個(gè)待測(cè)元件需要連接兩個(gè)或多個(gè)焊盤，這些待測(cè)元件與焊盤有可能放置在同一層上，也可能待測(cè)元件的連接端子經(jīng)過(guò)一層接觸孔與焊盤層上的焊盤一一對(duì)應(yīng)相連接。

由于短程測(cè)試芯片的焊盤尺寸較大，而每個(gè)待測(cè)元件需要經(jīng)過(guò)較長(zhǎng)的布線才能連接多個(gè)焊盤，傳統(tǒng)測(cè)試芯片的平面上須有不少預(yù)留空間用于放置待測(cè)元件、放置連線等，導(dǎo)致待測(cè)元件擺放的面積利用率很低。而為了測(cè)量更多的元件，傳統(tǒng)上可以設(shè)計(jì)制造數(shù)種短程測(cè)試芯片，每種測(cè)試芯片上的一組焊盤選擇附近不同的待測(cè)元件端子相連接；但依照傳統(tǒng)的方法，這里每種測(cè)試芯片的走線方案之間沒(méi)有相互參考關(guān)系，走線圖形之間相互無(wú)重復(fù)，使得每種測(cè)試芯片制造過(guò)程中均需要完全不同的多層連接層掩模，因此為了測(cè)量更多的元件，總的掩模生產(chǎn)成本也將隨元件數(shù)目成倍增加。

發(fā)明內(nèi)容

針對(duì)現(xiàn)有技術(shù)所存在的上述技術(shù)問(wèn)題，本發(fā)明提供了一種可選擇性配置連接的高密度集成電路測(cè)試芯片及其制作方法，可以實(shí)現(xiàn)焊盤和測(cè)試元件的高密度放置，提高測(cè)試芯片面積利用率。

一種可選擇性配置連接的高密度集成電路測(cè)試芯片，自下而上包括：待測(cè)元件層、導(dǎo)體層LA、導(dǎo)體層LB以及焊盤層；其中：

所述的待測(cè)元件層上包含有多個(gè)待測(cè)元件，所述的待測(cè)元件具有若干個(gè)連接端子；所述的焊盤層上包含有多個(gè)用于測(cè)試的焊盤；所述的導(dǎo)體層LA上具有由若干無(wú)交集導(dǎo)體島組成的可配置通孔連接區(qū)域RA，所述的導(dǎo)體層LB上具有由若干無(wú)交集導(dǎo)體島組成的可配置通孔連接區(qū)域RB；

所述待測(cè)元件的連接端子通過(guò)導(dǎo)體連線與可配置通孔連接區(qū)域RA中的導(dǎo)體島實(shí)現(xiàn)電學(xué)連接，所述的焊盤通過(guò)導(dǎo)體連線與可配置通孔連接區(qū)域RB中的導(dǎo)體島實(shí)現(xiàn)電學(xué)連接；根據(jù)待測(cè)元件連接端子與焊盤的目標(biāo)連接關(guān)系，可配置通孔連接區(qū)域RA中特定的導(dǎo)體島通過(guò)可配置通孔與可配置通孔連接區(qū)域RB中特定的導(dǎo)體島實(shí)現(xiàn)一對(duì)一的電學(xué)連接。

進(jìn)一步地，所述的待測(cè)元件層、焊盤層、導(dǎo)體層LA和導(dǎo)體層LB相互平行疊放，所述的可配置通孔與待測(cè)元件層、焊盤層、導(dǎo)體層LA和導(dǎo)體層LB垂直。

進(jìn)一步地，所述的可配置通孔連接區(qū)域RA和RB中均含有多個(gè)候選通孔位置，所述的候選通孔位置分布于導(dǎo)體島內(nèi)。

進(jìn)一步地，根據(jù)待測(cè)元件連接端子與焊盤的目標(biāo)連接關(guān)系，從可配置通孔連接區(qū)域RA和RB中選擇特定的候選通孔位置制造通孔用以連接導(dǎo)體層LA和導(dǎo)體層LB，使可配置通孔連接區(qū)域RA和RB中特定的導(dǎo)體島之間實(shí)現(xiàn)一對(duì)一的相互連接。

進(jìn)一步地，所述的待測(cè)元件層與導(dǎo)體層LA合并為同一層，即待測(cè)元件層上具有由若干無(wú)交集導(dǎo)體島組成的可配置通孔連接區(qū)域RA，所述待測(cè)元件的連接端子通過(guò)導(dǎo)體連線與同層可配置通孔連接區(qū)域RA中的導(dǎo)體島實(shí)現(xiàn)電學(xué)連接。

進(jìn)一步地，所述的焊盤層與導(dǎo)體層LB合并為同一層，即焊盤層上具有由若干無(wú)交集導(dǎo)體島組成的可配置通孔連接區(qū)域RB，所述的焊盤通過(guò)導(dǎo)體連線與同層可配置通孔連接區(qū)域RB中的導(dǎo)體島實(shí)現(xiàn)電學(xué)連接。

上述高密度集成電路測(cè)試芯片的制造方法，包括如下步驟：

(1)制造出含有若干待測(cè)元件的待測(cè)元件層，并為每個(gè)待測(cè)元件的連接端子制造出導(dǎo)體連線；

(2)制造出含有可配置通孔連接區(qū)域RA的導(dǎo)體層LA，且使待測(cè)元件連接端子通過(guò)導(dǎo)體連線與可配置通孔連接區(qū)域RA中對(duì)應(yīng)的導(dǎo)體島相連接，實(shí)現(xiàn)待測(cè)元件與導(dǎo)體層LA的連接；