[發明專利]一種時間交織流水級模數轉換器

有效

• 申請號: 201510514388.1
• 申請日: 2015-08-20
• 公開（公告）號: CN105049046B
• 公開（公告）日: 2018-11-20
• 發明（設計）人: 嚴偉;廖浩勤
• 申請（專利權）人: 西安啟微迭儀半導體科技有限公司
• 主分類號: H03M1/12
• 分類號: H03M1/12
• 代理公司: 西安利澤明知識產權代理有限公司 61222
• 代理人: 賈曉玲

本發明公開了一種時間交織流水線模數轉換器。該ADC結構具有四級或四級以上的子電路。其中，流水線Stage1采用了傳統流水線模數轉換器的結構。流水線Stage1包含一個Sub?adc、Sub?dac和余量放大器電路。流水線Stage2、流水線Stage3除了包含上述流水線Stage1的子電路外，還包括信號通路chA、信號通道chB。流水線Backend包含一級或多級類似流水線Stage2、流水線Stage3的子電路和一級FLASH電路。本發明和傳統的流水線模數轉換器相比，本發明在固定的采樣率下，通過增加各級余量放大器的建立時間，來降低運放單位帶寬增益積要求，從而減小各級運放的功耗。

技術領域

本發明涉及半導體集成電路技術領域，特別涉及模數轉換器的電路結構。

背景技術

在過去的幾十年中，集成電路技術得到了迅猛的發展。特別是以通訊為首的電子系統，向著高速率、高性能、高集成度、低成本的方向不斷向前發展。這就對系統中的各個模塊提出了更高的要求。如模數轉換器。系統要求提高模數轉換器的采樣速率、量化精度等要求的同時，也希望提高模數轉換器的轉換效率，降低其功耗。

隨著采樣速率的提高，流水級模數轉換器的余量放大器的建立時間變短。對于傳統的流水級電路結構，只能通過增加運算放大器的功耗來提高帶寬，提高余量放大器的建立速度。然而，在同一工藝條件不變的前提下，通過增加功耗并不能有效地提高高速運算放大器的帶寬。而且，在增加運算放大器的帶寬的同時，會降低其直流增益，降低余量放大器的有效建立精度。

時間交織技術是解決流水級模數轉換器的采樣速率和余量放大器建立時間之間矛盾的有效方法。但是，不同通道之間的采樣時刻的誤差和采樣電容之間的失配，限制了時間交織模數轉換器的性能。傳統的時間交織技術很難實現單路流水級模數轉換器的性能。隨著采樣速率的提高，流水級模數轉換器的余量放大器的建立時間變短。對于傳統的流水級電路結構，只能通過增加運算放大器的功耗來提高帶寬，提高余量放大器的建立速度。然而，在同一工藝條件不變的前提下，通過增加功耗并不能有效地提高高速運算放大器的帶寬。而且，在增加運算放大器的帶寬的同時，會降低其直流增益，降低余量放大器的有效建立精度。

發明內容

本發明所要解決的技術問題是提供一種流水級模數轉換器電路，可以在不降低轉換速率的前提下增加余量放大器的建立時間，而且可以獲得比傳統時間交織流水級模數轉換器更好的性能。

為達到上述目的，本發明提供了一種時間交織流水級模數轉換器，包含流水級Stage1、流水級Stage2、流水級Stage3、后級Backend，其特征在于：所述流水級Stage1包含一個Sub-adc、一個Sub-dac、一個余量放大器，時間交織流水級模數轉換器ADC的輸入時鐘頻率兩倍于ADC的采樣率，通過分頻得到一個占空比為75％的時鐘信號，所述流水級Stage1的余量放大相位占據了整個采樣時鐘周期的75％，剩余25％時間用于輸入跟隨，降低對運算放大器的增益帶寬積的要求，所述流水級Stage1的工作狀態在輸入跟隨、余量放大這兩個相位之間切換；流水級Stage2在流水級Stage1的電路結構的基礎上增加了一個信號通路，利用時間交織的方法采樣流水級Stage1的輸出；

所述的流水級Stage2包含一個Sub-adc、一個Sub-dac、一個余量放大器和信號通道chA、信號通道chB；信號通道chA、信號通道chB在輸入跟隨、余量放大和等待這三個狀態之間來回切換；信號通道chA、信號通道chB不能同時工作在輸入跟隨狀態，也不能同時工作在余量放大狀態；流水級Stage2的信號通道chA、信號通道chB的輸入跟隨狀態時長為流水級Stage1余量放大的時長，流水級Stage2的信號通道chA、信號通道chB的余量放大時長和流水級Stage1的余量放大時長一樣，流水級Stage2的信號通道chA、信號通道chB的其它時間均處于等待狀態；

流水級Stage3跟流水級Stage2具有相同的電路結構；后級Backend包含一級或多級流水級。