[發(fā)明專利]一種基于FPGA的參數(shù)化多標(biāo)準(zhǔn)高吞吐率譯碼器

在審

• 申請?zhí)枺?/td>: 201510511000.2
• 申請日: 2015-08-19
• 公開（公告）號(hào): CN105162475A
• 公開（公告）日: 2015-12-16
• 發(fā)明（設(shè)計(jì)）人: 夏飛;董穎輝;李榮春
• 申請（專利權(quán)）人: 中國人民解放軍海軍工程大學(xué)
• 主分類號(hào): H03M13/41
• 分類號(hào): H03M13/41;H03M13/23
• 代理公司: 武漢楚天專利事務(wù)所 42113
• 代理人: 孔敏

1.一種基于FPGA的參數(shù)化多標(biāo)準(zhǔn)高吞吐率譯碼器，其特征在于：包括碼字轉(zhuǎn)換單元(1)、分支度量計(jì)算單元(2)、可重構(gòu)分支度量網(wǎng)絡(luò)(3)、基4加比選單元(4)、歸一化判斷單元(5)、可重構(gòu)路徑度量網(wǎng)絡(luò)(6)以及回溯譯碼單元(7)、控制單元(8)，

所述碼字轉(zhuǎn)換單元(1)，用于接收輸入碼字，并將碼字轉(zhuǎn)化成無符號(hào)整數(shù)，然后將轉(zhuǎn)化的無符號(hào)整數(shù)輸入到分支度量計(jì)算單元(2)；

所述分支度量計(jì)算單元(2)，用于根據(jù)輸入碼字轉(zhuǎn)化的無符號(hào)整數(shù)計(jì)算基4網(wǎng)格圖中每個(gè)分支的度量值；

所述可重構(gòu)分支度量網(wǎng)絡(luò)(3)，用于從所述分支度量計(jì)算單元(2)計(jì)算的每種可能的分支度量值中選取相應(yīng)的分支度量值分別送入對應(yīng)的基4加比選單元(4)；

所述基4加比選單元(4)，用于通過加比選操作，計(jì)算出新的路徑度量將其送入歸一化判斷單元(5)，并將幸存比特信息送入回溯譯碼單元(7)；

所述歸一化判斷單元(5)，判斷所有輸入的路徑度量值最高位是否為1，如果為1，則判斷路徑度量需要?dú)w一化，歸一化后的路徑度量值送入可重構(gòu)路徑度量網(wǎng)絡(luò)(6)；如果為0，則直接將路徑度量值送入可重構(gòu)路徑度量網(wǎng)絡(luò)(6)；

所述可重構(gòu)路徑度量網(wǎng)絡(luò)(6)，用于根據(jù)約束度的變化自適應(yīng)選擇合適的互聯(lián)關(guān)系，再將新的路徑度量值送入基4加比選單元(4)中進(jìn)行迭代計(jì)算；

所述回溯譯碼單元(7)，用于根據(jù)接收的幸存比特信息進(jìn)行3點(diǎn)回溯算法，對網(wǎng)格進(jìn)行回溯和譯碼操作，最后輸出譯碼比特；

所述控制單元(8)，分別與碼字轉(zhuǎn)換單元(1)、分支度量計(jì)算單元(2)、基4加比選單元(4)、回溯譯碼單元(7)連接，負(fù)責(zé)整個(gè)譯碼器中3點(diǎn)算法的流水控制。

2.如權(quán)利要求1所述的基于FPGA的參數(shù)化多標(biāo)準(zhǔn)高吞吐率譯碼器，其特征在于：所述分支度量計(jì)算單元(2)支持多碼率的分支度量計(jì)算單元，其輸入的碼字信息數(shù)量和輸出的分支度量數(shù)量可根據(jù)碼率R進(jìn)行變化，當(dāng)碼率R為1/2時(shí)，輸入的碼字信息為兩個(gè)3比特碼字，總共可以形成4個(gè)基2分支度量；碼率R為1/3時(shí)，輸入的碼字信息為三個(gè)3比特碼字，總共可以形成8個(gè)基2分支度量，碼率R為1/2時(shí)，總共有16種可能的分支度量；碼率為1/3時(shí)，總共有64種可能的分支度量。

3.如權(quán)利要求1所述的基于FPGA的參數(shù)化多標(biāo)準(zhǔn)高吞吐率譯碼器，其特征在于：所述可重構(gòu)分支度量網(wǎng)絡(luò)(3)可根據(jù)約束度K的變化形成相應(yīng)的映射關(guān)系，所述可重構(gòu)分支度量網(wǎng)絡(luò)(3)對于每種約束度K都有固定的互聯(lián)結(jié)構(gòu)，多種碼率R和約束度K形成排列組合，針對每個(gè)組合設(shè)計(jì)一個(gè)固定結(jié)構(gòu)，然后利用選擇器將這些固定結(jié)構(gòu)進(jìn)行整合，當(dāng)接收到約束度K和碼率R后，可重構(gòu)分支度量網(wǎng)絡(luò)(3)利用選擇器和相應(yīng)的參數(shù)來選擇合適的互聯(lián)結(jié)構(gòu)。

4.如權(quán)利要求1所述的基于FPGA的參數(shù)化多標(biāo)準(zhǔn)高吞吐率譯碼器，其特征在于：所述基4加比選單元(4)包含大量加比選計(jì)算模塊，用于計(jì)算加比選操作，加比選計(jì)算模塊數(shù)量與約束度K相關(guān)，假設(shè)約束度為K，則加比選計(jì)算模塊數(shù)量為2^K-1，譯碼器支持的最大約束度為9，加比選計(jì)算模塊最大數(shù)量為256，當(dāng)輸入約束度K后，譯碼器在256個(gè)加比選計(jì)算模塊中選擇前2^K-1個(gè)，屏蔽剩下的加比選計(jì)算模塊，從而實(shí)現(xiàn)根據(jù)約束度K的變化改變所述基4加比選單元4的結(jié)構(gòu)。

5.如權(quán)利要求1所述的基于FPGA的參數(shù)化多標(biāo)準(zhǔn)高吞吐率譯碼器，其特征在于：所述可重構(gòu)路徑度量網(wǎng)絡(luò)(6)用于連接連續(xù)兩個(gè)時(shí)間節(jié)點(diǎn)每個(gè)狀態(tài)的路徑度量值，根據(jù)約束度K的變化選擇合適的互聯(lián)結(jié)構(gòu)，實(shí)現(xiàn)基4網(wǎng)格相鄰時(shí)刻狀態(tài)間的互聯(lián)關(guān)系，具體的，所述可重構(gòu)路徑度量網(wǎng)絡(luò)(6)接收約束度K后，正確連接相鄰時(shí)刻的路徑度量值，其連接關(guān)系如下：4i狀態(tài)、4i+1狀態(tài)、4i+2狀態(tài)、4i+3狀態(tài)的輸入路徑度量等于i狀態(tài)、i+2^K-3狀態(tài)、i+2^K-2狀態(tài)、i+3×2^K-3狀態(tài)的輸出路徑度量。

6.如權(quán)利要求1所述的基于FPGA的參數(shù)化多標(biāo)準(zhǔn)高吞吐率譯碼器，其特征在于：所述基4加比選單元(4)利用四個(gè)加法器將4輸入的路徑度量值和分值度量值相加，然后將4個(gè)加法結(jié)果送入6個(gè)比較器進(jìn)行兩兩比較；將比較的結(jié)果送入選擇邏輯，得到幸存比特信息，然后送入回溯譯碼單元(7)，利用選擇邏輯在4個(gè)加法結(jié)果中選擇最大值作為最后的路徑度量輸出。