[發(fā)明專利]基于測試模式重排序的分組測試向量之間的兼容性壓縮方法

有效

• 申請?zhí)枺?/td>: 201510497701.5
• 申請日: 2015-08-12
• 公開（公告）號: CN105137320B
• 公開（公告）日: 2017-12-12
• 發(fā)明（設計）人: 詹文法;趙士鈺;何姍姍
• 申請（專利權）人: 安慶師范學院
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 合肥市浩智運專利代理事務所(普通合伙)34124
• 代理人: 丁瑞瑞

技術領域

本發(fā)明涉及一種集成電路測試技術，尤其涉及的是一種數(shù)據(jù)的壓縮方法。

背景技術

隨著現(xiàn)代科技的不斷發(fā)展，集成電路IC的規(guī)模也在日益增大，如今，已經(jīng)發(fā)展成為了能在一個IC中容納十多億個晶體管的超大規(guī)模集成(Very Large Scale Integrated circuits，VLSI)電路，并且仍在不斷增大中。英特爾(Intel)創(chuàng)始人之一戈登·摩爾在1965年提出了摩爾定律，其內容為：當價格不變時，IC上可容納的晶體管數(shù)目，約每隔18個月便會增加一倍，性能也將提升一倍。也有專家認為，IC上的晶體管特征尺寸每年以大約10.5％的速度減小，這導致了晶體管的密度每年以大約22.1％的速度增長。這預示著在電路功能越來越強大的同時，電路的集成度也日益增高，電路結構變得日趨復雜，由此也導致了IC復雜性的急劇提高。在上述背景下，如何保證數(shù)字IC的可靠性成為了人們研究和探討的焦點問題。而作為保證電路可靠性的決定性因素之一，IC測試技術既得到了長遠的發(fā)展，也遇到了巨大的挑戰(zhàn)。

DFT指的是在一定的時間和成本前提下，通過一些設計，降低電路測試的難度，提高測試的有效性。通過DFT，就可以控制并且觀察到一些在原電路結構中難以控制和觀察到的節(jié)點。目前，DFT技術主要有掃描設計(Scan Design)，邊界掃描測試(Boundary Scan Test)以及內建自測試(BIST)等。掃描設計是DFT廣泛采用的方法之一，它可以大大簡化系統(tǒng)的測試過程，因而越來越受到重視，關于掃描測試的一系列問題也成為了人們研究的熱點，其中，如何有效降低數(shù)字IC在掃描測試過程中的功耗已經(jīng)成為近年來學術界與工業(yè)界普遍關注的焦點問題。

掃描設計的主要思想是要獲得對時序元器件的可控制性和可觀察性。在掃描設計中，所有的觸發(fā)器串連成為移位寄存器(稱之為掃描鏈)，觸發(fā)器的邏輯值可以通過掃描移位觀察到，同時，通過掃描移位，也可以對任意觸發(fā)器的邏輯值進行設置，從本質上提高了測試的可觀察性和可控制性。在實際電路的掃描設計中，如果所有的觸發(fā)器都具有掃描輸入輸出功能，稱之為全掃描設計；如果只有部分的觸發(fā)器具有掃描輸入輸出功能，稱之為部分掃描設計。全掃描設計是最重要的DFT方法之一，它通過一些邏輯器件將所有的觸發(fā)器連接起來，使所有觸發(fā)器都具有全可控性和全可觀察性，從而對電路添加測試模式。在測試模式下，全部觸發(fā)器形成一條或多條掃描鏈。由于觸發(fā)器獲取其邏輯值是通過掃描移位實現(xiàn)的，所以全部觸發(fā)器都可被設置成任意期望的邏輯值。盡管全掃描設計可以從很大程度上降低測試生成的復雜性，但是也引起了較高的功耗。在掃描移位過程中，產(chǎn)生了大量的跳變：測試激勵內部的跳變、響應與測試激勵之間的跳變以及由掃描鏈內部跳變引起的組合電路跳變等等。大量的跳變使全掃描測試有較高的功耗，功耗問題已經(jīng)成為了全掃描測試研究中最重要的問題之一。

在解決當前問題的角度來看，掃描設計是將測試激勵掃入到掃描鏈中，使電路進入測試模式，通過掃描鏈將測試激勵輸入到組合電路，在下一個時鐘周期捕獲測試響應，隨后將測試響應掃出掃描鏈進行觀測。在測試激勵掃入掃描鏈和測試響應掃出掃描鏈的過程中，掃描鏈內部以及和它相連的組合電路會有大量的跳變。

從各種掃描設計技術的效果來看，掃描鏈重排序技術通過對測試向量和掃描單元進行重新排序，是一種很好的方案。通過選擇最小成本的路徑順序來重新排序測試模式，以降低測試的功耗。

通過對源測試集的研究發(fā)現(xiàn)，量化各掃描單元之間的關聯(lián)度；然后根據(jù)任意兩個掃描單元之間的關聯(lián)度對這個測試集構造掃描單元間的關聯(lián)度圖；利用關聯(lián)度圖來查找最大的哈密爾頓回路，再中斷找到的最大哈密爾頓回路，對中斷的各個哈密爾頓路徑計算其需要的成本；最后利用有最小成本的哈密爾頓路徑順序來重新排序測試模式。但是重新排序好的測試向量之間，它們的兼容性仍然很低。

發(fā)明內容

本發(fā)明的目的在于克服現(xiàn)有技術的不足，提供了一種基于測試模式重排序的分組測試向量之間的兼容性壓縮方法，利用分組測試向量間兼容性來壓縮重排序后的測試向量時，能更好的增加測試數(shù)據(jù)的壓縮率。

本發(fā)明是通過以下技術方案實現(xiàn)的，一種基于測試模式重排序的分組測試向量之間的兼容性壓縮方法，對壓縮后的測試向量再進行測試模式重排序，然后對重排序后的測試向量進行等分分組，使得重排序之后的完全不兼容的測試向量分組之后達到近似兼容，進而進行測試向量的進一步壓縮。

該基于測試模式重排序的分組測試向量之間的兼容性壓縮方案的具體步驟如下：