[發明專利]半導體器件的形成方法

有效

• 申請號: 201510465605.2
• 申請日: 2015-07-31
• 公開（公告）號: CN106711041B
• 公開（公告）日: 2019-09-27
• 發明（設計）人: 趙杰
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/423
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 高靜;吳敏

一種半導體器件的形成方法，包括：在第一區域襯底表面形成第一氧化層以及偽柵層，在第二區域襯底表面形成第一氧化層、第一阻擋層以及偽柵層，在第三區域襯底表面形成第一氧化層、第一阻擋層、第二阻擋層以及偽柵層；在襯底表面形成層間介質層；刻蝕去除第一區域、第二區域和第三區域的偽柵層；刻蝕去除第一區域的第一氧化層；對暴露出的第一區域襯底進行摻雜處理，降低氧化工藝氧化第一區域襯底的氧化速率；刻蝕去除第二區域的第一阻擋層和第一氧化層；采用氧化工藝在第一區域襯底表面形成第二氧化層，同時在第二區域襯底表面形成第三氧化層，且所述第二氧化層的厚度小于第三氧化層的厚度。本發明提高了半導體器件的電學性能。

技術領域

本發明涉及半導體制作技術領域，特別涉及一種半導體器件的形成方法。

背景技術

集成電路尤其超大規模集成電路的主要半導體器件是金屬-氧化物-半導體場效應管(MOSFET，Metal-Oxide-Semiconductor Field-Effect Transistor)，簡稱場效應管。

半導體器件的工作特性是由許多不同的場效應管的構造所決定的，包括柵介質層的厚度。其中，場效應管工作電壓的上限，主要與柵介質層可承受的擊穿電壓有關，所述擊穿電壓主要決定與柵介質層的等效氧化物厚度(EOT，Equivalent Oxide Thickness)。等效氧化物厚度由材料的介電常數和物理厚度決定，材料的介電常數越高或物理厚度越小，則柵介質層的等效氧化物厚度越小。通常，工作在高電壓下的場效應管的柵介質層需要較厚的等效氧化物厚度，工作在較低工作電壓下的場效應管的柵介質層需要較薄的等效氧化物厚度。由于各種場效應管通常被設計用于不同的工作電壓，因此制作具有多種等效氧化物厚度的場效應管成為目前的研究熱點之一。

而隨著半導體制造技術的飛速發展，集成電路朝向高器件密度、高集成度方向發展，半導體器件中的柵介質層的物理厚度不斷減小，導致半導體器出現了漏電流增大的問題。

為解決漏電流增大的問題，當前提出的解決方法是，采用高k柵介質層材料代替傳統的二氧化硅柵介質層材料，并使用金屬作為柵電極層材料，以避免高k柵介質層材料與傳統柵電極層材料發生費米能級釘扎效應。

然而，現有技術形成半導體器件的工藝復雜、成本高，且形成的半導體器件的電學性能有待提高。

發明內容

本發明解決的問題是提供一種半導體器件的形成方法，在滿足不同場效應管對等效氧化物厚度的不同要求的同時，提高形成的柵介質層的質量，從而提高半導體器件的電學性能。

為解決上述問題，本發明提供一種半導體器件的形成方法，包括：提供包括第一區域、第二區域和第三區域的襯底，所述襯底表面形成有第一氧化膜，其中，所述第二區域和第三區域的第一氧化膜表面形成有第一阻擋膜，且所述第三區域的第一阻擋膜上形成有第二阻擋膜；在所述第一區域的第一氧化膜表面、第二區域的第一阻擋膜表面、以及第三區域的第二阻擋膜表面形成偽柵膜；圖形化所述偽柵膜、第二阻擋膜、第一阻擋膜以及第一氧化膜，在第一區域的襯底表面形成第一氧化層以及偽柵層，在第二區域的襯底表面形成第一氧化層、第一阻擋層以及偽柵層，在第三區域的襯底表面形成第一氧化層、第一阻擋層、第二阻擋層以及偽柵層；在所述襯底表面形成層間介質層，且層間介質層頂部與偽柵層頂部齊平；刻蝕去除所述第一區域、第二區域和第三區域的偽柵層；刻蝕去除所述第一區域的第一氧化層，暴露出第一區域部分襯底表面；對所述暴露出的第一區域襯底進行摻雜處理，降低氧化工藝氧化第一區域襯底的氧化速率；刻蝕去除所述第二區域的第一阻擋層和第一氧化層；采用氧化工藝對所述暴露出的第一區域襯底、第二區域襯底進行氧化處理，在第一區域襯底表面形成第二氧化層，同時在第二區域襯底表面形成第三氧化層，且所述第二氧化層的厚度小于第三氧化層的厚度，所述第三氧化層的厚度小于第一氧化層的厚度。

可選的，所述第一阻擋膜與第二阻擋膜的材料相同；所述第三區域的第一阻擋膜與第二阻擋膜之間還形成有中間膜，且所述中間膜的材料與第一阻擋膜的材料不同；所述第三區域的第一阻擋層與第二阻擋層之間還形成有中間層。