[發明專利]基于FPGA 的OSERDES2的改變方波上升時間的方法

在審

• 申請號: 201510414885.4
• 申請日: 2015-07-15
• 公開（公告）號: CN104980130A
• 公開（公告）日: 2015-10-14
• 發明（設計）人: 蔡振越;吳朝榮;陳煥洵
• 申請（專利權）人: 福建利利普光電科技有限公司
• 主分類號: H03K5/01
• 分類號: H03K5/01;H03K5/12;G01R13/00
• 代理公司: 福州君誠知識產權代理有限公司 35211
• 代理人: 戴雨君

本發明公開了一種基于FPGA的OSERDES2的改變方波上升時間的方法，該方法如下步驟：S1、初始化PFGA中的計數器和輸出寄存器；S2、CPU接收用戶設置的方波頻率，并根據用戶設置的方波頻率，計算出方波頻率控制字傳送給FPGA；S3、FPGA接收到CPU傳送過來的方波頻率控制字后，計數器開始累加，當計數器的值等于方波頻率控制字的一半時，將方波的輸出寄存器設置為1111，計數器繼續累加，當計數器的值等于方波頻率控制字的時，將方波的輸出寄存器設置為0000，同時，將計數器清零；S4、將步驟S3中的輸出寄存器的輸出接入所述OSERDES2模塊的并行數據輸入端口；本發明由OSERDES2模塊控制輸出，這樣可將將數據的輸出速度提升為原來的4倍，顯著的提高了方波的上升時間。

技術領域

本發明涉及一種示波器，尤其涉及一種基于FPGA的OSERDES2的改變方波上升時間的方法。

背景技術

信號發生器是用來產生各種電子信號的儀器，其廣泛的應用在科研、教學、工程等領域，方波是信號發生器產生的一種標準信號,上升時間是方波的一個重要參數。上升時間是指輸出電壓從10%到90%所需的時間，上升時間越短說明波形的跳變時間越短，跳變的時間越短，說明波形從低電平到高電平的時間也越短暫，這樣生成的波形也更近似于方波。

方波通常是采用計數器的方式產生的，用戶通過按鍵設置方波的周期，FPGA根據用戶的設置來生成不同的計數器來產生不同頻率的方波。通過該方法可以方便的產生各種方波，但是方波的上升時間用計數器的時間決定。例如 FPGA的計數器時鐘為125M，則該方波的上升時間為1/125M = 8ns。

發明內容

有鑒于此，本發明提供一種有效減少波形上升時間基于FPGA 的OSERDES2（輸出并串行轉換器）的改變方波上升時間的方法。

本發明采用以下技術方案：基于FPGA的OSERDES2的改變方波上升時間的方法，其特征在于：該方法采用的硬件部件包括CPU、FPGA、方波整形電路和幅度控制電路，所述CPU的輸出端與FPGA的輸入端電性連接，所述FPGA的輸出端與方波整形電路的輸入端電性連接，所述方波整形電路的輸出端與幅度控制電路電性連接，所述FPGA內置有計數器、輸出寄存器和OSERDES2模塊；

該方法具體步驟如下：

S1、初始化PFGA中的計數器和輸出寄存器；

S2、用戶設置方波頻率值，CPU根據設置的方波頻率值計算出方波頻率控制字傳送給FPGA；

S3、FPGA接收到CPU傳送過來的方波頻率控制字后，計數器開始累加，當計數器的值等于方波頻率控制字的一半時，將該方波的輸出寄存器設置為1111，計數器繼續累加，當計數器的值等于方波頻率控制字的時，將該方波的輸出寄存器設置為0000，同時，將計數器清零；

S4、將步驟S3中的輸出寄存器的輸出接入所述OSERDES2模塊的兩個以上并行數據輸入端口，通過對OSERDES2模塊的配置進行調整，提高方波的輸出速度，即提高了方波的上升時間；

S5、OSERDES2模塊將上述提高了方波的上升時間的方波輸出，經過方波整形電路和幅度控制電路后輸出。

進一步，所述的S1中，將計數器的初始值設置為0，方波的輸出寄存器設置為0000。

進一步，所述步驟S4中的OSERDES2模塊配置如下：

第一步：設置OSERDES2 的參數

S11、設置BYPASS_GCLK_FF旁路始終為FALSE，即 BYPASS_GCLK_FF(FALSE)；

S12、因為處理的數據位普通的‘0’、‘1’因此將OSERDES2 的數據模式為SDR的方式；