[發(fā)明專利]一種基于邏輯延時鎖定的抗干擾電路及方法

有效

• 申請?zhí)枺?/td>: 201510414129.1
• 申請日: 2015-07-15
• 公開（公告）號: CN104917497B
• 公開（公告）日: 2018-11-13
• 發(fā)明（設計）人: 葉超;李洪濤;謝敏;李亞維;龍燕
• 申請（專利權）人: 中國工程物理研究院流體物理研究所
• 主分類號: H03K5/135
• 分類號: H03K5/135
• 代理公司: 成都九鼎天元知識產權代理有限公司 51214
• 代理人: 徐靜

本發(fā)明涉及數據采集領域，尤其是一種基于邏輯延時鎖定的抗干擾電路及方法。本發(fā)明針對現有技術存在的問題，提供一種基于邏輯延時鎖定的抗干擾電路及方法，此電路及方法以一個觸發(fā)信號的前沿為時間參考點，在固定的延時范圍內，實現對干擾信號的鎖定，用于解決與觸發(fā)信號時序相關的干擾問題。本發(fā)明利用一個D觸發(fā)器將觸發(fā)信號轉換為與其前沿同步的階躍信號，再利用若干個D觸發(fā)器、一個反相器和一個與非門將這個階躍信號轉換為前沿時刻與觸發(fā)信號相同，但脈沖寬度由時鐘周期與D觸發(fā)器個數確定的反相信號。若干擾相對觸發(fā)信號的延遲時間小于該脈沖寬度，則可利用這個信號與干擾信號邏輯與，從而將脈沖寬度內的干擾信號進行抑制。

技術領域

本發(fā)明涉及數據采集領域，尤其是一種基于邏輯延時鎖定的抗干擾電路及方法。

背景技術

在某些物理試驗中，用于觸發(fā)電子設備的觸發(fā)信號往往伴隨著干擾信號到來。例如利用多路同步觸發(fā)信號同時觸發(fā)高功率脈沖裝置和電子設備時，高功率脈沖裝置動作產生的干擾信號將影響電子設備的正常工作。這些干擾信號的特點是：緊隨觸發(fā)到來，并且持續(xù)時間短（例如小于1μS）。高功率脈沖裝置動作后一些物理量需要被測量或處理，代表這些物理量的信號一般在觸發(fā)脈沖的一定延遲時間（例如大于1.5μS）之后到來。

常用的屏蔽和濾波等抑制措施總會帶來額外的硬件成本，并可能影響觸發(fā)信號的品質，特別是帶來時間上的抖動，使電子設備不能被精確地觸發(fā)。

發(fā)明內容

本發(fā)明所要解決的技術問題是：針對現有技術存在的問題，提供一種基于邏輯延時鎖定的抗干擾電路及方法，此電路及方法以一個觸發(fā)信號的前沿為時間參考點，在固定的延時范圍內，通過設計邏輯電路及方法實現對干擾信號的鎖定，用于解決電子電路與觸發(fā)信號時序相關的干擾信號引起的干擾問題。

本發(fā)明采用的技術方案如下：

一種基于邏輯延時鎖定的抗干擾電路包括階躍信號產生器、延遲電路、反相脈沖產生電路、與門；

階躍信號產生器，用于將觸發(fā)信號轉換為與其前沿同步的階躍信號，對觸發(fā)信號之后的干擾信號不進行響應，直到有復位信號輸入至階躍信號產生器；

延遲電路，用于接收階躍信號產生器產生的階躍信號，并對階躍信號進行寬度為Tw的固定延時；

反相脈沖產生電路，用于接收階躍信號產生器產生的階躍信號，對延遲電路輸出的延時信號進行反相，形成一個寬度為Tw的反相脈沖；

與門，一端用于接收延遲電路輸出的反相脈沖；當與門另一端接收到真實信號時，觸發(fā)信號之后Tw范圍內的干擾信號得到抑制。

進一步的，所述階躍信號產生器是D觸發(fā)器， D觸發(fā)器時鐘輸入端輸入觸發(fā)信號，D觸發(fā)器信號輸入端與直接置位端接電源，D觸發(fā)器信號輸出端與延遲電路輸入端連接，D觸發(fā)器直接復位端輸入復位信號，D觸發(fā)器信號輸出端與反相脈沖產生電路另一信號輸入端連接，D觸發(fā)器信號輸出端作為階躍信號產生器輸出端。

進一步的，所述延遲電路是n個D觸發(fā)器，所述n個D觸發(fā)器串聯(lián)，上一級D觸發(fā)器的信號輸出端與下一級D觸發(fā)器信號輸入端連接，第一級D觸發(fā)器的信號輸入端與階躍信號產生器輸出端連接，每個D觸發(fā)器時鐘信號輸入端輸入時鐘信號；延遲電路延遲時間Tw=（n-1）T+t，其中T為任意一個D觸發(fā)器的延時時間，n為D觸發(fā)器個數，t為觸發(fā)信號前沿與其后第一個時鐘前沿之間的時間間隔，0<t<T；第一級D觸發(fā)器信號輸入端作為延遲電路輸入端，第n級D觸發(fā)器信號輸出端作為延遲電路輸出端。

進一步的，所述反相脈沖產生電路包括反相器和與非門，所述延遲電路輸出端與反相器輸入端連接，反相器輸出端同時與階躍信號產生器輸出端、與非門一輸入端連接，與非門另一輸入端與階躍信號產生器輸出端連接；與非門輸出端與與門一輸入端連接，接收反相脈沖。

一種基于時鐘邏輯延時鎖定的抗干擾方法，其特征在于包括：