[發明專利]應用于單端SARADC的電容失配校準電路及其校準方法

有效

• 申請號: 201510374237.0
• 申請日: 2015-06-30
• 公開（公告）號: CN104917527B
• 公開（公告）日: 2017-12-05
• 發明（設計）人: 吳建輝;林志倫;孫杰;黃成;李紅;張萌
• 申請（專利權）人: 東南大學
• 主分類號: H03M1/10
• 分類號: H03M1/10;H03M1/38
• 代理公司: 南京瑞弘專利商標事務所(普通合伙)32249
• 代理人: 陳琛

1.應用于單端SAR ADC的電容失配校準電路，其特征在于：包括二進制冗余校準電容陣列，比較器，單端SAR邏輯電路，冗余位計算模塊，電容失配校準模塊；

所述二進制冗余校準電容陣列包括分段二進制電容陣列以及至少兩對冗余電容，所述兩對冗余電容包括插入在分段二進制電容陣列MSB段最低位C_j旁的冗余電容C_jr+和C_jr-，以及插入在分段二進制電容陣列LSB段中任一位C_q旁的冗余電容C_qr+和C_qr-；其中，冗余電容C_jr+、C_jr-與C_j的電容值相同，冗余電容C_qr+、C_qr-與C_q電容值相同；所述分段二進制電容陣列的最低位插入有C_d1和C_d2,C_d1和C_d2的電容值分別為單位電容C_u的1/2以及1/4；即所述二進制冗余校準電容陣列的分段電容的MSB段為C_N-1至C_j段，包括冗余電容C_jr+以及C_jr-；二進制冗余校準電容陣列的分段電容的LSB段為C_j-1至C₀段，包括冗余電容C_qr+、C_qr-以及C_d1和C_d2；其中，N為二進制冗余校準電容陣列的總位數；

所述二進制冗余校準電容陣列的采樣電容C_S為C_N-1至C_j，包括一個與C_j大小相同的電容C_j0；即：

CS=Σk=jN-1Ck+Cj0;]]>

所述冗余位計算模塊將兩對冗余電容的冗余碼加入到原始碼D_A中，得到經過補償的輸出值D_B，所述原始碼D_A為二進制冗余校準電容陣列每一位輸出的數字碼：

DB=Σk=0N-1DB,k×2k=Σk=0N-1DA,k×2k+Σk=j,q(sk++sk-)2k;]]>

其中s_k+，s_k-為冗余碼的符號：

s_k+＝D_A,k×D_A,kr,

所述電容失配校準模塊對輸出結果進行電容失配的補償。