[發明專利]一種浮點處理方法及浮點處理器

在審

• 申請號: 201510369430.5
• 申請日: 2015-06-26
• 公開（公告）號: CN104991757A
• 公開（公告）日: 2015-10-21
• 發明（設計）人: 張闖;陳繼承;王洪偉
• 申請（專利權）人: 浪潮（北京）電子信息產業有限公司
• 主分類號: G06F7/57
• 分類號: G06F7/57
• 代理公司: 北京安信方達知識產權代理有限公司 11262
• 代理人: 林桐苒;曲鵬

技術領域

本發明屬于數字信號處理領域，尤其涉及一種浮點處理方法及浮點處理器。

背景技術

在無線通信與高性能計算等領域中，由于浮點數能夠提供較大的數據表示范圍和較高的數據計算精度，浮點運算中高速低延遲的浮點乘加器已經成為一項關鍵技術，其運算能力已經成為衡量數字信號處理器性能指標的一個重要特征，它對于芯片的性能、面積和功耗具有重要的影響，因此對浮點乘加器的研究就顯得非常重要。

而現有的雙精度浮點乘加結構存在以下問題：

1、只能處理一個結果判斷，無法處理兩個單精度乘法結果的例外判斷

2、只有一個161位加法器，無法滿足雙單精度指令的設計要求

3、無法處理指數的階差計算。

因此，迫切需要一種新型的雙精度浮點乘加結構以解決上述問題。

發明內容

本發明提供一種浮點處理方法及浮點處理器，以解決上述問題。

本發明提供一種浮點處理方法。上述方法包括以下步驟：各個對階移位器接收到指數處理模塊對源操作數分離出的指數進行處理的結果后，進行尾數對階移位并將對階移位結果輸出至各個復合加法器；同時，乘法器將單精度乘法信息輸入尾加法器，獲取單精度乘法結果；

所述復合加法器完成浮點尾數對階后的加法計算后，輸入移位器進行規格化移位并對規格化移位結果進行處理后輸出，同時，乘法器根據所述單精度乘法結果，獲取浮點雙精度乘法結果后，進行乘法結果旁路輸出。

本發明還提供一種浮點處理器，包括對階移位器、復合加法器、乘法器、指數處理器；其中，所述指數處理器通過所述對階移位器與所述復合加法器相連；所述指數處理器與所述乘法器直接相連；

所述指數處理器，用于接收源操作數分離出來的指數后，若為浮點乘法、乘加、復數或點積指令，則計算出乘法結果的指數并完成指數階差的計算；

若為浮點加法指令，則計算出結果指數值和對階移位量并將分離出的尾數值送入乘法器進行乘法運算；

所述乘法器，用于將單精度乘法信息輸入尾加法器，通過所述尾加法器獲取單精度乘法結果；還用于根據單精度乘法結果，獲取浮點雙精度乘法結果后，進行乘法結果旁路輸出；

所述各個對階移位器，用于接收指數處理器對源操作數分離出的指數進行處理的結果后，進行尾數對階移位并將對階移位結果輸出至各個復合加法器；

所述復合加法器，用于完成浮點尾數對階后的加法計算后，輸入移位器進行規格化移位并將規格化移位結果進行處理后輸出。

通過以下方案：各個對階移位器接收到指數處理模塊對源操作數分離出的指數進行處理的結果后，進行尾數對階移位并將對階移位結果輸出至各個復合加法器；同時，乘法器將單精度乘法信息輸入尾加法器，獲取單精度乘法結果；

所述復合加法器完成浮點尾數對階后的加法計算后，輸入移位器進行規格化移位并對規格化移位結果進行處理后輸出，同時，乘法器根據所述單精度乘法結果，獲取浮點雙精度乘法結果后，進行乘法結果旁路輸出；不僅實現了同時處理兩個單精度乘法結果的例外判斷以及指數的階差計算，而且還滿足了雙單精度指令的設計要求。

通過以下方案：所述復合加法器完成浮點尾數對階后的加法計算后，輸入移位器進行規格化移位并將規格化移位結果分別發送至尾數舍入模塊、指數修正模塊進行處理，大大提升了浮點精度。

通過以下方案：所述復合加法器包括74位復合加法器，98位復合加法器；所述對階移位器包括32位對階移位器、74位對階移位器、98位對階移位器，提高了浮點加減法指令的執行效率。

附圖說明

此處所說明的附圖用來提供對本發明的進一步理解，構成本申請的一部分，本發明的示意性實施例及其說明用于解釋本發明，并不構成對本發明的不當限定。在附圖中：

圖1所示為本發明實施例1的浮點處理器整體結構圖；

圖2所示為本發明實施例2的浮點處理方法流程圖；

圖3所示為本發明實施例3的雙單精度浮點乘加數據通路結構圖；

圖4所示為本發明實施例4的浮點加法數據通路結構圖；

圖5所示為本發明實施例5的復數乘法與點積數據通路結構圖；

圖6所示為本發明實施例7的浮點處理器又一結構圖；

圖7所示為本發明實施例7的浮點處理器又一結構圖。

具體實施方式

下文中將參考附圖并結合實施例來詳細說明本發明。需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互組合。