[發(fā)明專利]一種反相器電路和輸入信號取反的方法

有效

• 申請?zhí)枺?/td>: 201510363855.5
• 申請日: 2015-06-25
• 公開（公告）號: CN104967432B
• 公開（公告）日: 2017-12-22
• 發(fā)明（設(shè)計(jì)）人: 胡俊;劉銘
• 申請（專利權(quán)）人: 合肥格易集成電路有限公司;北京兆易創(chuàng)新科技股份有限公司
• 主分類號: H03K5/135
• 分類號: H03K5/135
• 代理公司: 北京潤澤恒知識產(chǎn)權(quán)代理有限公司11319
• 代理人: 趙娟

技術(shù)領(lǐng)域

本發(fā)明涉及電子電路的技術(shù)領(lǐng)域，特別是涉及一種反相器電路和一種輸入信號取反的方法。

背景技術(shù)

在電子線路的設(shè)計(jì)中，經(jīng)常要用到反相器。反相器是可以將輸入信號的相位取反，也即是可以將輸入信號的相位反轉(zhuǎn)180度。反相器通常應(yīng)用在模擬電路中，比如說音頻放大，時鐘振蕩器等等。

傳統(tǒng)的反相器架構(gòu)功耗大，而且受電源電壓的噪聲影響。參照圖1所示的一種傳統(tǒng)反相器的結(jié)構(gòu)示意圖，該反相器由一個PMOS管MP和一個NMOS管MN組成。在傳統(tǒng)的反相器工作時，可以看成是電源電壓直接通過一顆等效于電阻的PMOS管MP對負(fù)載輸出端OUT的電容C進(jìn)行充電，因此功耗很大；同時，電源電壓的噪聲直接透過這顆等效電阻的PMOS管MP直接傳送到輸出端OUT，故而影響了反相器的性能。

因此，目前需要本領(lǐng)域技術(shù)人員迫切解決的一個技術(shù)問題就是：提出一種反相器電路，用以在負(fù)載電容比較大、需要電源電壓域改變、同時閃存要求讀取速度比較快的應(yīng)用場合下，快速的實(shí)現(xiàn)翻轉(zhuǎn)。

發(fā)明內(nèi)容

鑒于上述問題，提出了本發(fā)明實(shí)施例以便提供一種克服上述問題或者至少部分地解決上述問題的一種反相器電路和相應(yīng)的一種輸入信號取反的方法。

為了解決上述問題，本發(fā)明實(shí)施例公開了一種反相器電路，包括：

時鐘模塊，用于接收輸入信號IN和時鐘信號CLK，并依據(jù)所述輸入信號IN和時鐘信號CLK生成延時信號IND和延時復(fù)制信號INDD；

偏置模塊，用于接收帶隙基準(zhǔn)電壓VBG，并依據(jù)所述基準(zhǔn)電壓VBG輸出限制電壓VP；

反相模塊，用于接收電源電壓VHV和輸入信號IN，依據(jù)所述限制電壓VP控制所述電源電壓VHV，以及依據(jù)所述電源電壓VHV，延時復(fù)制信號INDD和延時信號IND進(jìn)行分段式充電，并在充電完成時輸出所述輸入信號IN對應(yīng)的反相輸出信號OUT。

優(yōu)選地，所述時鐘模塊包括第一邊沿D觸發(fā)器和第二邊沿D觸發(fā)器，所述第一邊沿D觸發(fā)器的第一信號輸入端D1連接輸入信號IN，所述第一邊沿D觸發(fā)器的第一信號輸出端Q1連接所述第二邊沿D觸發(fā)器的第二信號輸入端D2，所述第一邊沿D觸發(fā)器的第一時鐘輸入端C1和所述第二邊沿D觸發(fā)器的第二時鐘輸入端C2連接時鐘信號CLK；

當(dāng)所述時鐘信號CLK的邊沿發(fā)生變化時，在所述第一邊沿D觸發(fā)器的第一信號輸出端Q1根據(jù)所述輸入信號IN輸出延時信號IND，以及在所述第二邊沿D觸發(fā)器的第二輸出端Q2根據(jù)所述延時信號IND輸出相差一個時鐘信號CLK的時鐘周期的延時復(fù)制信號INDD。

優(yōu)選地，所述偏置模塊包括第一PMOS管MP1和第一NMOS管MN1，所述第一PMOS管MP1的源極連接電源電壓VHV，所述第一PMOS管MP1的柵極連接所述第一PMOS管MP1的漏極和所述第一NMOS管MN1的源極，所述第一NMOS管MN1的柵極連接帶隙基準(zhǔn)電壓VBG，所述第一NMOS管MN1的源極連接電阻R0；所述電阻R0接地；

所述帶隙基準(zhǔn)電壓VBG通過所述電阻R0生成偏置電壓，并依據(jù)所述偏置電壓和所述電源電壓VHV在作為輸出端的所述第一PMOS管MP1的漏極和所述第一NMOS管MN1的漏極處輸出限制電壓VP。

優(yōu)選地，所述反相模塊包括第一非門，第二非門，第一與非門，第二與非門，第三與非門，第一電平轉(zhuǎn)換器Level Shift1，第二電平轉(zhuǎn)換器Level Shift2，第三電平轉(zhuǎn)換器Level Shift3，第二PMOS管MP2，第三PMOS管MP3，第二NMOS管MN2，第三NMOS管MN3以及負(fù)載等效電容C；

所述偏置模塊連接所述第二PMOS管MP2的柵極，所述第二PMOS管MP2的源極連接電源電壓VHV，所述第二PMOS管MP2的漏極連接第三PMOS管MP3的源極；

所述第一非門的輸入端連接延時復(fù)制信號INDD，所述第一與非門的輸入端連接所述第一非門的輸出端和延時信號IND，所述第一與非門的輸出端連接所述第一電平轉(zhuǎn)換器Level Shift1的輸入端，所述第一電平轉(zhuǎn)換器Level Shift1的輸出端連接所述第二非門的輸入端，所述第二非門的輸出端連接所述第二NMOS管MN2的柵極，所述第二NMOS管MN2的源極連接電源電壓VHV，所述第二NMOS管MN2的漏極連接所述第三PMOS管MP3的漏極，所述第三NMOS管MN3的源極和所述負(fù)載等效電容C，所述第三NMOS管MN3的漏極和所述負(fù)載等效電容C接地；