[發(fā)明專利]一種基于FPGA的DVI視頻接收解碼方法

有效

• 申請?zhí)枺?/td>: 201510330941.6
• 申請日: 2015-06-15
• 公開（公告）號: CN104954721B
• 公開（公告）日: 2018-07-24
• 發(fā)明（設(shè)計）人: 于樂;張堃
• 申請（專利權(quán)）人: 中國航空無線電電子研究所
• 主分類號: H04N7/01
• 分類號: H04N7/01
• 代理公司: 上海和躍知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31239
• 代理人: 楊慧

本發(fā)明公開了一種基于FPGA的DVI視頻接收解碼方法。包括使用FPGA內(nèi)置的串并轉(zhuǎn)換器實(shí)現(xiàn)高速DVI數(shù)據(jù)的串并轉(zhuǎn)換，利用動態(tài)配置鎖相環(huán)完成時鐘倍頻，利用動態(tài)延時單元實(shí)現(xiàn)數(shù)據(jù)采樣相位調(diào)整，最終經(jīng)過邏輯資源實(shí)現(xiàn)DVI數(shù)據(jù)解碼，輸出并行帶行、場同步信號和數(shù)據(jù)有效信號的視頻數(shù)據(jù)。本發(fā)明主要解決在航空電子領(lǐng)域多路DVI信號的接收問題，有利于提高系統(tǒng)集成度降低功耗。

技術(shù)領(lǐng)域

本發(fā)明屬航空電子技術(shù)領(lǐng)域，特別涉及一種視頻處理領(lǐng)域。

背景技術(shù)

1999年由IBM，Intel等公司組成的數(shù)字顯示工作組(DDWG)制定了DVI(DigitalVisual Interface)標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)采用三路TMDS(Transition Minimized DifferentialSignaling)高速差分串行數(shù)據(jù)通道和一路TMDS差分時鐘通道，傳輸數(shù)字視頻信號。單通道TMDS最大帶寬為1.65Gbps，標(biāo)準(zhǔn)可支持雙鏈路6通道的DVI接口，提供9.9Gbps的理論帶寬。由于其高帶寬，長距離，抗干擾能力強(qiáng)的優(yōu)勢，很快成為數(shù)字顯示系統(tǒng)中的主流，并在航空領(lǐng)域得到了廣泛應(yīng)用，取代傳統(tǒng)的模擬視頻信號傳輸方式。

傳統(tǒng)的使用DVI接口的視頻處理設(shè)備中，需要使用專業(yè)的DVI接收芯片將DVI信號轉(zhuǎn)換為并行的數(shù)字視頻數(shù)據(jù)再進(jìn)行處理。當(dāng)系統(tǒng)中DVI接口較多時，DVI接收芯片將占用很大的電路板面積和功耗。若采用FPGA實(shí)現(xiàn)DVI信號的接收解碼，可利用視頻設(shè)備中現(xiàn)有的FPGA芯片，省去了專用的接收芯片，減小電路板面積和功耗，提高系統(tǒng)集成度和可靠性。

發(fā)明內(nèi)容:

本發(fā)明的目的是利用FPGA實(shí)現(xiàn)DVI信號的接收和解碼功能，為航空電子設(shè)備提供高度集成和低功耗的DVI視頻接口技術(shù)。

本發(fā)明的發(fā)明目的通過以下技術(shù)方案實(shí)現(xiàn)：

一種基于FPGA的DVI視頻接收解碼方法，包含以下步驟：

步驟一、將TMDS電平接入FPGA，并且使用FPGA內(nèi)部差分信號緩沖器實(shí)現(xiàn)差分到單端信號的轉(zhuǎn)換；

步驟二、使用FPGA內(nèi)部的動態(tài)配置鎖相環(huán)單元以及數(shù)字邏輯實(shí)現(xiàn)的頻率識別動態(tài)配置模塊實(shí)現(xiàn)DVI參考時鐘的5倍頻供串并轉(zhuǎn)換器采集數(shù)據(jù)用；

同時，使用FPGA內(nèi)部動態(tài)延時單元和數(shù)字邏輯實(shí)現(xiàn)的相位調(diào)整狀態(tài)機(jī)實(shí)現(xiàn)對串行視頻信號的相位調(diào)整；

步驟三、使用FPGA內(nèi)部的串并轉(zhuǎn)換器實(shí)現(xiàn)對相位調(diào)整后的串行視頻信號的串并轉(zhuǎn)換；

步驟四、使用數(shù)字邏輯實(shí)現(xiàn)DVI視頻信號的10bit到8bit解碼，以及行、場同步和數(shù)據(jù)有效信號的解碼；

步驟五、使用數(shù)字邏輯實(shí)現(xiàn)R、G、B通道的數(shù)據(jù)對齊；

其中，相位調(diào)整狀態(tài)機(jī)運(yùn)行步驟如下：

1)初始狀態(tài)：將FPGA內(nèi)部動態(tài)延時單元相移調(diào)整為0，跳轉(zhuǎn)至“檢測控制字狀態(tài)”；

2)檢測控制字狀態(tài)：若檢測到足夠多的控制字，則跳轉(zhuǎn)到“眼圖張開狀態(tài)”；若檢測超時且已到最大相移，則跳轉(zhuǎn)到“錯誤”狀態(tài)；若出現(xiàn)以下觸發(fā)條件之一則跳轉(zhuǎn)到“檢測到抖動區(qū)”狀態(tài)：

a)檢測超時且未到最大相移；b)檢測到控制字跳變；c)相移為最大值且采樣窗口足夠；

3)眼圖張開狀態(tài)：跳轉(zhuǎn)到“相移加1狀態(tài)”；

4)相移加1狀態(tài)：跳轉(zhuǎn)至“檢測控制字狀態(tài)”；

5)檢測到抖動區(qū)狀態(tài)：若尚未檢測到采樣窗口，則跳轉(zhuǎn)至“相移加1狀態(tài)”；若已經(jīng)檢測到已有采樣窗口，則跳轉(zhuǎn)至“相移至最佳采樣位置狀態(tài)”；

6)相移至最佳采樣位置狀態(tài)：進(jìn)入“完成狀態(tài)”；