[發明專利]一種集成電路芯片上料裝置

在審

• 申請號: 201510315024.0
• 申請日: 2015-06-10
• 公開（公告）號: CN104952755A
• 公開（公告）日: 2015-09-30
• 發明（設計）人: 劉振華;殷國海
• 申請（專利權）人: 江蘇杰進微電子科技有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及半導體測試領域，特別地涉及一種集成電路芯片上料裝置。

背景技術

半導體器件成批生產是，為便于半導體器件的計數、轉道和保管常將封裝、打標或檢測后的半導體器件存放在專用的料管中；由于半導體器件數量較多，把半導體器件放入料管的工作量很大；采用人工方式把半導體器件放入料管效率低且不利于組成半導體器件流水化生產線；因此，設計一種集成電路芯片上料裝置，成為亟待解決的問題。

發明內容

本發明目的是：克服傳統的集成電路芯片上料裝置單一的缺陷，提供一種能夠供兩只半導體器件共用陽極的上料裝置。

本發明目的通過以下技術方案實現：

本發明提供的一種集成電路芯片上料裝置，由多個上料單元并聯而成，每個上料單元由上料臺、第一引腳、第二引腳、第三引腳組成，三個引腳之間以及多個上料單元之間連接有引腳筋，一起構成集成電路芯片上料裝置。上料臺分為左上料臺和右上料臺兩片，分別能夠上料一只半導體器件；左上料臺與第一引腳電氣連接，右上料臺與第三引腳電氣聯接，第一引腳、第三引腳分別能夠用作各自上料的半導體器件的陰極，第二引腳能夠用作兩只半導體器件的公用陽極。

本發明供半導體器件上料以及供后續的半導體器件封裝工藝過程使用，在上料半導體器件封裝后，沖剪掉引腳筋，可以成為一個個獨立的封裝上料單元成品。

所述的半導體器件是指二極管芯片、三極管芯片、集成塊等半導體芯片。

所述的上料臺所在的平面可以低于引腳和引腳筋所在的平面1mm-5mm。

所述的左上料臺和右上料臺兩片之間可以有0.5mm-2mm寬的上料臺間隙。

所述的上料臺、引腳、或兩者可以鍍有一層金或銀，以增強半導體器件的鍵合絲與引腳之間的導電能力。

有益效果：本發明能夠實現兩只半導體器件共用陽極，這與傳統的共用陰極的上料方式不同，滿足不同的半導體器件的特殊上料要求。另外，兩只半導體器件封裝件的主體部分分離，互相干擾少，一只損壞時可以單獨更換，降低使用中的維修成本。

附圖說明

圖1是本發明的正視結構示意圖。

圖2是本發明的圖1的左視結構示意圖。

圖中：1、上料單元；2、左上料臺；3、上料臺間隙；4、右上料臺；5、第一引腳；6、第二引腳；7、第三引腳；8、引腳筋。

具體實施方式

下面結合附圖對本發明做更具體的描述。

如附圖1、2中所示，上料單元1由左上料臺2、右上料臺4、第一引腳5、第二引腳6、第三引腳7組成，三個引腳之間連接有引腳筋8。左上料臺2與第一引腳5電氣連接，右上料臺4與第三引腳7電氣聯接；兩片上料臺能夠分別上料一只二極管芯片，第一引腳5、第三引腳7分別能夠用作各自上料的二極管芯片的陰極，第二引腳6能夠用作兩只二極管芯片的公用陽極。

所述的左上料臺2和右上料臺4兩片之間有1mm寬的上料臺間隙3，所述的兩片上料臺所在的平面低于引腳5、6、7和引腳筋8所在的平面2mm。

由多個上料單元1并聯而成，多個上料單元1之間連接有引腳筋8的本發明，在上料二極管芯片后，可以供后續的二極管芯片封裝工藝過程使用，再在二極管芯片封裝后，沖剪掉引腳筋8，可以成為一個個獨立的封裝二極管成品。

本發明可改變為多種方式對本領域的技術人員是顯而易見的，這樣的改變不認為脫離本發明的范圍。所有這樣的對所述領域的技術人員顯而易見的修改，將包括在本權利要求的范圍之內。