[發明專利]逐次逼近型模數轉換器

有效

• 申請號: 201510264507.2
• 申請日: 2015-05-21
• 公開（公告）號: CN104836585B
• 公開（公告）日: 2019-01-18
• 發明（設計）人: 陳杉;鄧黎平
• 申請（專利權）人: 豪威科技（上海）有限公司
• 主分類號: H03M1/38
• 分類號: H03M1/38
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 余毅勤

本發明提供了一種逐次逼近型模數轉換器，在比較器的運算放大器與地之間增設控制開關，當所述逐次逼近型模數轉換器進行采樣時，所述控制開關閉合，以使所述運算放大器處于休眠狀態；當所述逐次逼近型模數轉換器進行轉換時，所述控制開關開啟，以使所述運算放大器處于工作狀態。由于控制開關的存在，可以控制運算放大器的工作狀態，從而避免了在逐次逼近型模數轉換器進行采樣時，由于運算放大器仍處于工作狀態所導致功耗的增加的問題，有效的降低了當信號源輸出阻抗變大時，增加采樣時間所帶來SAR ADC功耗。

技術領域

本發明涉及通信技術領域，特別涉及一種逐次逼近型模數轉換器。

背景技術

隨著通信系統的迅猛發展和嵌入式系統的廣泛應用，對模擬和數字部分的接口電路模數轉換器(ADC)和數模轉換器(DCA)的研究也越來越受重視。各種應用系統要求ADC具有高采樣率，高精準度和寬動態范圍。在常見的ADC轉換結構中，逐次逼近型模數轉換器(SARADC)是中等至高等分辨率應用的首選結構，SARADC具有功耗低、中等采樣率和分辨率、便于集成等特點，從而被廣泛應用于工業控制、數字電視和數據/信號采樣等系統中。

請參考圖1，其為現有的逐次逼近型模數轉換器的結構示意圖。如圖1所示，所示逐次逼近模數轉換器主要由采樣保持電路10'可編程定時器20'，比較器(comparator)30'，數模轉換器(DAC)60'，寄存器(N-bit Register)50'和移位寄存器(SARLogic)40'組成，其中，比較器(comparator)30'由運算放大器(OP)31'和與所述運算放大器31'相連的鎖存器(Latch)組成。逐次逼近模數轉換器的工作原理是基于二進制搜索算法，過程如下:模擬輸入電壓(Vin)由采樣保持電路保持，為實現二進制搜索算法，N位寄存器首先設置在數字中間刻度(即:100...00,MSB為‘1')這樣，數模轉換器(DAC)輸出(Vdac)被設置為Vref/2,Vref是提供給DAC的基準電壓。然后，比較判斷Vin是小于還是大于Vdac。如果Vin>Vdac，則比較器輸出邏輯高電平或‘1’，N位寄存器的MSB保持‘1'。反之，比較器輸入邏輯低電平，N位寄存器MSB清為`0'。隨后，SAR控制邏輯移至下一位，并將該位設置為高電平，進行下一次比較。這個過程一直持續到最低有效位(LSB)。上述操作過程結束后，也就完成了轉換，N位轉換結果儲存在寄存器內。

現有的SARADC為了適應不同的信號源輸出阻抗，一般都采用采樣時間可編程技術來實現，當信號源輸出阻抗變大時，需要同時增加采樣時間，但是增加采樣時間會帶來SARADC功耗的增加。對于該問題，本領域技術人員一直在尋找解決的方案。

發明內容

本發明的目的在于提供一種逐次逼近型模數轉換器，以解決使用現有逐次逼近型模數轉換器為了適應不同的信號源輸出阻抗，當信號源輸出阻抗變大時，增加采樣時間所帶來SARADC功耗的增加的問題。

圖2為圖1在SARADC采樣時間k位可編程精度為N位時的工作時序圖，由圖2可知，在ts相位時，SARADC進行采樣，采樣時長為2kX，(X為一個單位時鐘)；tc相位時，SARADC進行N次轉換，轉換時長為NX。發明人經過多次試驗驗證發現，在采樣相位ts和轉換相位tc中，比較器中的運算放大器一直處于工作狀態，而實際上，發明人發現，在采樣相位ts中，運算放大器是處于待命狀態的，需要等到采樣結束之后才開始工作。由此可知，當信號源輸出阻抗變大時，增加采樣時間所帶來SAR ADC功耗的增加，一部分是由運算放大器處于工作狀態產生的。

發明人正是基于上述研究發現，最終得到本申請的技術方案。本發明提供一種逐次逼近型模數轉換器，所述逐次逼近型模數轉換器包括：比較器，所述比較器包括運算放大器及設置于所述運算放大器與地之間的控制開關，當所述逐次逼近型模數轉換器進行采樣時，所述控制開關閉合，以使所述運算放大器處于休眠狀態；當所述逐次逼近型模數轉換器進行轉換時，所述控制開關開啟，以使所述運算放大器處于工作狀態。