[發明專利]一種改進的超高頻局部放電電量檢測采集裝置及方法

有效

• 申請號: 201510261651.0
• 申請日: 2015-05-21
• 公開（公告）號: CN104965158B
• 公開（公告）日: 2018-02-09
• 發明（設計）人: 張曉星;唐炬;陳秦川;董星辰;陳霄宇
• 申請（專利權）人: 武漢大學
• 主分類號: G01R31/12
• 分類號: G01R31/12
• 代理公司: 武漢科皓知識產權代理事務所(特殊普通合伙)42222
• 代理人: 嚴彥

1.一種改進的超高頻局部放電電量檢測采集裝置，包括天線傳感器、濾波電路、放大器、FPGA、外部工頻參考相位波發生裝置和顯示模塊，其特征在于：設置兩個D/A轉換器和多個比較器、精密電阻分壓電路，精密電阻分壓電路中包括多個電阻，電阻的數目與比較器的數目相同；天線傳感器的信號輸出端依次連接濾波電路和放大電路后，接入各比較器的正向輸入端，各比較器的反向輸入端與精密電阻分壓電路的相應輸出端連接，各比較器的輸出端連接FPGA的數據輸入端，顯示模塊和FPGA相連；所述精密電阻分壓電路的輸入端與D/A轉換電路的輸出端連接，所述D/A轉換電路的輸入端與FPGA的數據輸出端相連接；

檢測采集裝置工作過程包括以下步驟，

步驟1)脈沖采集，包括通過天線傳感器采集待測設備的局放脈沖，將采集到的脈沖信號先經過濾波電路進行濾波處理，再用放大器將信號放大后輸入到多路比較器中；

步驟2)參考電平輸入，包括通過FPGA設定2個D/A轉換電路分別輸出的上限電壓和下限電壓，通過精密電阻分壓電路得到多個參考電平，設有n個電阻，得到n個參考電平V_j，j＝1,2,3…n，各參考電平分別輸入到相應比較器中，相應有n個電壓區間；

步驟3)相位區間劃分，包括將一個工頻周期等分為多個相位區間，設有m個相位區間，n個比較器，對每個比較器，通過FPGA分配m個存儲地址，則共有m×n個存儲地址，每個相位區間對應一個存儲地址；FPGA通過外部工頻參考相位波發生裝置輸出的外接工頻參考相位波形進行觸發；

步驟4)脈沖比較，包括在每一個觸發周期內，各比較器分別將每一個相位區間內的局部放電脈沖幅值與輸入該比較器的參考電平進行比較；若幅值大于參考電平，則比較器的輸出端發送一個高電平到FPGA的輸入端，若幅值小于等于參考電平，則比較器的輸出端發送一個低電平到FPGA的輸入端，同時，FPGA對高低電平分別以二進制“1”和“0”按電壓區間順序存儲在該相位區間對應的存儲地址；

步驟5)確定脈沖幅值所在電壓區間，包括FPGA根據各路比較器的輸出情況，確定脈沖幅值所在的電壓區間為最高電壓區間，脈沖幅值所在的電壓區間搜索如下，

同一相位區間的存儲地址上存儲有連續的“0”和“1”，脈沖幅值所在電壓區間即“0”和“1”交界處的“0”相應的電壓區間，在確定脈沖幅值所在電壓區間后，將相應存儲地址的內容清零；

步驟6)進一步確定更精確的脈沖幅值所在電壓區間，包括把當前的最高電壓區間的邊界電壓值中的較大者H和較小者L分別作為2個D/A轉換電路輸出的上限電壓和下限電壓，得到多個更窄的電壓區間；然后根據新的電壓區間劃分，返回步驟4)確定脈沖幅值所在電壓區間，直至達到預設的電壓區間最小寬度，此時返回步驟4)得到的脈沖幅值所在區間為最終結果，執行步驟5)后結束流程不再繼續劃分。

2.根據權利要求1所述改進的超高頻局部放電電量檢測采集裝置，其特征在于：比較器的數目大于等于2，具體數目根據FPGA的端口數以及所需采集的精度和運算速斷而定，比較器的數目與精密電阻的數目一致，精密電阻依次首尾連接后接地。

3.根據權利要求1所述改進的超高頻局部放電電量檢測采集裝置實現的采集方法，其特征在于：包括以下步驟，

步驟1)脈沖采集，包括通過天線傳感器采集待測設備的局放脈沖，將采集到的脈沖信號先經過濾波電路進行濾波處理，再用放大器將信號放大后輸入到多路比較器中；

步驟2)參考電平輸入，包括通過FPGA設定2個D/A轉換電路分別輸出的上限電壓和下限電壓，通過精密電阻分壓電路得到多個參考電平，設有n個電阻，得到n個參考電平V_j，j＝1,2,3…n，各參考電平分別輸入到相應比較器中，相應有n個電壓區間；

步驟3)相位區間劃分，包括將一個工頻周期等分為多個相位區間，設有m個相位區間，n個比較器，對每個比較器，通過FPGA分配m個存儲地址，則共有m×n個存儲地址，每個相位區間對應一個存儲地址；FPGA通過外部工頻參考相位波發生裝置輸出的外接工頻參考相位波形進行觸發；

步驟4)脈沖比較，包括在每一個觸發周期內，各比較器分別將每一個相位區間內的局部放電脈沖幅值與輸入該比較器的參考電平進行比較；若幅值大于參考電平，則比較器的輸出端發送一個高電平到FPGA的輸入端，若幅值小于等于參考電平，則比較器的輸出端發送一個低電平到FPGA的輸入端，同時，FPGA對高低電平分別以二進制“1”和“0”按電壓區間順序存儲在該相位區間對應的存儲地址；

步驟5)確定脈沖幅值所在電壓區間，包括FPGA根據各路比較器的輸出情況，確定脈沖幅值所在的電壓區間為最高電壓區間，脈沖幅值所在的電壓區間搜索如下，

同一相位區間的存儲地址上存儲有連續的“0”和“1”，脈沖幅值所在電壓區間即“0”和“1”交界處的“0”相應的電壓區間，在確定脈沖幅值所在電壓區間后，將相應存儲地址的內容清零；

步驟6)進一步確定更精確的脈沖幅值所在電壓區間，包括把當前的最高電壓區間的邊界電壓值中的較大者H和較小者L分別作為2個D/A轉換電路輸出的上限電壓和下限電壓，得到多個更窄的電壓區間；然后根據新的電壓區間劃分，返回步驟4)確定脈沖幅值所在電壓區間，直至達到預設的電壓區間最小寬度，此時返回步驟4)得到的脈沖幅值所在區間為最終結果，執行步驟5)后結束流程不再繼續劃分。