[發明專利]一種基于嵌入式異構多核處理器上的核間通信方法及并行編程模型

在審

• 申請號: 201510245780.0
• 申請日: 2015-05-14
• 公開（公告）號: CN104820657A
• 公開（公告）日: 2015-08-05
• 發明（設計）人: 張亮;朱光明;沈沛意;宋娟;蔡玉鑫
• 申請（專利權）人: 西安電子科技大學
• 主分類號: G06F15/167
• 分類號: G06F15/167;G06F13/28
• 代理公司: 北京科億知識產權代理事務所(普通合伙) 11350
• 代理人: 湯東鳳

1.?一種基于嵌入式異構多核處理器上的核間通信方法，所述嵌入式異構多核處理器包括兩個ARM?Cortex-A9處理器及所有FPGA上的IP核，所述核間通信為核間高速通信，其特征在于，在高速通信時，通過ARM與FPGA?之間的AXI_HP接口，實現FPGA對ARM上的數據訪問，以及ARM對FPGA中資源的訪問。

2.根據權利要求1所述的基于嵌入式異構多核處理器上的核間通信方法，其特征在于，所述AXI_HP接口的數據傳輸是通過DMA實現。

3.一種基于嵌入式異構多核處理器的并行編程模型，其特征在于，包括ARM端和FPGA端，所述FPGA端包括AXI?Interconnect、VDMA控制器和硬件加速器，所述VDMA控制器為硬件加速器提供快速讀寫內存的數據通道。

4.根據權利要求3所述的基于嵌入式異構多核處理器的并行編程模型，其特征在于，所述硬件加速器和ARM之間的通信采用AXI_GP和AXI_HP兩種通信方式；所述ARM利用AXI_GP接口讀寫硬件加速器的端口寄存器，實現對FPGA的初始化和控制功能，所述硬件加速器通過VDMA和AXI_HP接口直接訪問到ARM的內存，實現與ARM的高速數據交互。

5.根據權利要求3所述的基于嵌入式異構多核處理器的并行編程模型，其特征在于，所述ARM接收輸入文件后，將文件分割為多個部分，再通過調用FPGA驅動，將對輸入文件的每一個分割開辟一個Map線程并進行并行處理的任務擴展到FPGA平臺中執行，FPGA執行完畢后將中間結果返回給ARM，實現硬件加速。

6.根據權利要求5所述的基于嵌入式異構多核處理器的并行編程模型，其特征在于，所述ARM調用FPGA進行硬件加速的流程，包括以下步驟：

（1）用戶空間程序首先寫入配置參數，初始化硬件加速器和VDMA控制器；

（2）用戶空間程序在內存中準備好硬件加速器所需的數據結構，等待硬件加速器的處理；

（3）向VDMA控制器寫入輸入輸出的內存地址；

（4）啟動硬件加速器，開始DMA傳輸，將內存中準備好的數據結構傳送到硬件加速器中進行處理，處理完成之后的數據再由DMA搬運到輸出內存中；同時硬件加速器向ARM發送一個中斷信號，告知ARM計算已經完成；

（5）用戶空間程序從輸出內存中取出處理完成后的數據，進行下一步處理。