[發明專利]高效率的低壓差線性穩壓器

有效

• 申請號: 201510207855.6
• 申請日: 2015-04-28
• 公開（公告）號: CN106155161B
• 公開（公告）日: 2017-08-18
• 發明（設計）人: 陳俊嘉;陳昭安;許健豐;張凱斐
• 申請（專利權）人: 晨星半導體股份有限公司
• 主分類號: G05F1/565
• 分類號: G05F1/565
• 代理公司: 上海專利商標事務所有限公司31100
• 代理人: 陳亮

技術領域

本發明有關于一低壓差線性穩壓器(Low Drop-Out Regulator，LDO)，尤指一種高效率、使用低耐受電壓的晶體管作為驅動級(driving stage)的LDO。

背景技術

集成電路內部往往需要設計有具有不同電壓的電源線，舉例來說，一顆集成電路的內部，可以設計有3.3V的電源線AVDD3P3、1.0V的核心電源線DVDD、1.5V的輸出入電源線AVDD1P5、1.0V的時脈樹電源線AVDDTREE等等。一顆集成電路可能只有接受外界一個或是兩個固定電壓的電源供應，而其他具有不同電壓的電源線，則是透過集成電路內部電源轉換器所提供的轉換，來穩定每一個電源線的電源電壓。LDO為電源轉換器的一種，因其架構簡單，所以廣為集成電路設計界所廣泛采用。盡管電源電壓相同，核心電源線DVDD與時脈樹電源線AVDDTREE不會相互短路，而是相互隔離，避免在一電源線上所產生的雜訊，影響到由另一電源線所供電的電路的操作。

集成電路中，為了在不同電源電壓下操作，也會設置有可承受不同耐受電壓的晶體管。一個晶體管的耐受電壓代表此晶體管每兩端點之間的跨壓可承受的最大值，只要該晶體管每兩端點之間的跨壓不超過該耐受電壓，該晶體管就具有足夠的可靠度。舉例來說，集成電路有一核心電路，其主要用于邏輯運算，包含有核心元件，譬如核心NMOS晶體管與核心PMOS晶體管。為了達到高運算速度以及低耗能，核心電路由1.0V的核心電源線DVDD所供電，核心元件的耐受電壓只有1V。集成電路也可以有輸出入電路，包含有輸出入元件，譬如輸出入NMOS晶體管與輸出入PMOS晶體管。輸出入元件為了有較高的抗外界高壓信號的能力，所以其耐受電壓可能要高達1.5V，也可由1.5V的輸出入電源線AVDD1P5所供電。一般而言，耐受電壓越高的元件，要達到一定的電流驅動力，其電路所占用的硅面積(silicon area)就越大，成本越高。在此說明書中，輸出入元件與核心元件的耐受電壓分別舉例為1.5V與1V。但本發明不限于此，輸出入元件的耐受電壓只要大于核心元件的耐受電壓就可以。

圖1A為一已知的LDO 10，其采用耐受電壓為3.3V的一輸出入元件NMOS晶體管MN_3P3，作為驅動級。LDO 10以3.3V的電源線AVDD3P3作為主輸入電源線，在輸出電源線LDO_OUT上，希望產生穩定的1.0V的電壓。輸出電源線LDO_OUT可以作為時脈樹電源線AVDDTREE，來對符合雙倍資料速率(double data rate，DDR)協定的輸出入電路所需的時脈樹(clock tree)供電。LDO 10有一個很大的缺點：耗電。在正常操作時，NMOS晶體管MN_3P3本身會消耗相當的電能，因為在穩態時，其漏源跨壓(V_DS)高達2V，其本身耗費的電能將是LDO 10的輸出電流與2V的乘積，非常浪費。

圖1B為另一已知的LDO 20。LDO 20的主輸入電源線為1.5V的輸出入電源線AVDD1P5，驅動級采用屬于一輸出入元件的NMOS晶體管MN_1P5。LDO 20比LDO10省電，因為NMOS晶體管MN_1P5的V_DS只有0.5V。只是，如此低的V_DS，NMOS晶體管MN_1P5要達到足夠高的驅動電流，不論在硅面積以及電源抑制比(power supply rejection ratio，PSRR)考量上，都是難以實現。

發明內容

實施例揭示有一種低壓差線性穩壓器，用以自一輸入電源線接收一輸入電壓并于一輸出電源線輸出一輸出電壓。該低壓差線性穩壓器包含有一第一主動元件以及一第二主動元件、一運算放大器、以及一保護電路。該第一主動元件以及該第二主動元件，皆具有一耐受電壓。該第一主動元件與該第二主動元件透過一連接端，串聯于該輸入電源線以及該輸出電源線之間。該運算放大器連接至該第二主動元件的一控制端，依據該輸出電壓以及一核心電源線的一核心電源電壓控制該第二主動元件，以使該輸出電壓穩定于一目標電壓值。該保護電路連接至該輸入電源線、該輸出電源線、該連接端以及該第一主動元件的一控制端，依據該輸入電壓以及該輸出電壓，控制該連接端的電壓以及該第一主動元件的該控制端。