[發明專利]3DIC互連器件及其形成方法

有效

• 申請號: 201510099992.2
• 申請日: 2015-03-06
• 公開（公告）號: CN105280610B
• 公開（公告）日: 2018-06-05
• 發明（設計）人: 蔡紓婷;林政賢;楊敦年
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L21/768
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

本發明提供了一種互連器件和形成互連器件的方法。兩個集成電路接合在一起。形成穿過襯底中的一個的第一開口。沿著第一開口的側壁形成一個或多個介電膜。在使用一些焊盤作為硬掩模的同時，形成從第一開口延伸至集成電路中的焊盤的第二開口。用導電材料填充第一開口和第二開口以形成導電插塞。本發明涉及3DIC互連器件及其形成方法。

相關申請的交叉引用

本申請要求于2014年5月29日提交的標題為“Through Oxide Vias and Methodsof Forming Same”的美國臨時申請第62/004,794號的優先權，其全部內容結合于此作為參考。

技術領域

本發明涉及3DIC互連器件及其形成方法。

背景技術

由于各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度的持續改進，半導體產業已經經歷了快速發展。在大多數情況下，這種集成密度的改進源自最小部件尺寸的不斷降低(例如，將半導體工藝節點向著亞20nm節點縮小)，這允許更多的組件被集成在給定的區域內。隨著近來對微型化、更高速度和更大帶寬以及更低功耗和延遲的需求的增長，對半導體管芯的更小和更具創造性的封裝技術的需求也已增長。

隨著半導體技術進一步的發展，堆疊的半導體器件(例如，3D集成電路(3DIC))已經作為有效替代出現以進一步降低半導體器件的物理尺寸。在堆疊的半導體器件中，在不同的半導體晶圓上制造諸如邏輯電路、存儲器電路、處理器電路等的有源電路。兩個或多個半導體晶圓可以堆疊在彼此的頂部上以進一步減小半導體器件的形狀因數。

兩個半導體晶圓可以通過合適的接合技術接合在一起。常用的接合技術包括直接接合、化學活化接合、等離子體活化接合、陽極接合、共晶接合、玻璃熔融接合、粘合接合、熱壓接合、反應接合等。可以在堆疊的半導體晶圓之間提供電連接。堆疊的半導體器件可以提供更高的密度和更小的形狀因數并且允許增加的性能和較低的功耗。

發明內容

為了解決現有技術中存在的問題，根據本發明的一個方面，提供了一種半導體器件，包括：第一襯底，具有第一側和與所述第一側相對的第二側；第一垂直堆疊的互連件，形成在所述第一襯底的所述第一側上的相應的第一介電層內；第二襯底，具有第三側和與所述第三側相對的第四側，所述第一襯底的所述第一側面對所述第二襯底的所述第三側；第二互連件，形成在所述第二襯底的所述第三側上的相應的第二介電層內；以及導電插塞，從所述第一襯底的所述第二側延伸至所述第二互連件的第一導電部件，所述導電插塞延伸穿過所述第一垂直堆疊的互連件的至少兩個導電部件。

在上述半導體器件中，所述第一垂直堆疊的互連件形成圍繞所述導電插塞的密封環。

在上述半導體器件中，所述第一介電層的部分插入在所述導電插塞和所述密封環之間。

在上述半導體器件中，所述第一垂直堆疊的互連件包括導線。

在上述半導體器件中，所述第一垂直堆疊的互連件還包括導電通孔。

在上述半導體器件中，所述第一垂直堆疊的互連件具有環形形狀。

在上述半導體器件中，所述導電插塞包括從所述第二互連件的第一導電部件延伸至所述第一垂直堆疊的互連件的第一部分，以及延伸穿過所述第一垂直堆疊的互連件的至少兩個導電部件的第二部分，所述第二部分的寬度大于所述第一部分的寬度。

在上述半導體器件中，所述導電插塞還包括延伸穿過所述第一襯底的第三部分，所述第三部分的寬度大于所述第二部分的寬度。