[發(fā)明專利]混合型三維印錄存儲器

在審

• 申請?zhí)枺?/td>: 201510088190.1
• 申請日: 2015-02-26
• 公開（公告）號: CN104979352A
• 公開（公告）日: 2015-10-14
• 發(fā)明（設(shè)計）人: 張國飆
• 申請（專利權(quán)）人: 成都海存艾匹科技有限公司
• 主分類號: H01L27/112
• 分類號: H01L27/112
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路存儲器領(lǐng)域，更確切地說，涉及三維存儲器（3D-M）。

背景技術(shù)

三維印錄存儲器（3D-P）—也被稱為三維掩膜編程只讀存儲器（3D-MPROM）—是一種單體（monolithic）半導(dǎo)體存儲器，它含有多個相互堆疊的存儲元。美國專利5,835,396披露了一種3D-P?(即3D-MPROM)。它含有一襯底電路0K及堆疊在其上的存儲層10、20（圖1A）。襯底電路0K含有存儲層10、20的解碼器14、24。一層平面化的絕緣介質(zhì)0d覆蓋襯底電路0K，第一存儲層10堆疊在絕緣介質(zhì)層0d上，第二存儲層20堆疊在第一存儲層10上。第一存儲層10通過接觸通道孔13a與襯底電路0K耦合，第二存儲層20通過接觸通道孔23a與襯底電路0K耦合。

每個存儲層（如10、20）含有至少一個存儲陣列（如100A、200A）。每個存儲陣列（如100A）含有多條頂?shù)刂肪€（即y地址線，如12a-12d、22a-22d）、多條底地址線（即x地址線，如11a、21a）和多個位于頂?shù)刂肪€和底地址線交叉處的存儲元（如1aa-1ad、2aa-2ad）。在每個存儲陣列（如100A）中，所有的地址線（如11a、12a-12d）都是連續(xù)的。

一個3D-P芯片1000含有多個存儲塊1aa、1ab…?1dd（圖1B）。圖1A中顯示的結(jié)構(gòu)是存儲塊1aa的一部分。在存儲塊1aa的最高存儲層20中，所有的地址線21a、22a-22d都是連續(xù)的、并在存儲塊1aa的邊緣或其附近截止。在現(xiàn)有技術(shù)中，3D-P芯片1000中所有存儲塊（如1aa-1dd）都具有相同大小；在每個存儲塊100中，所有存儲層（如10、20）中的存儲陣列（如100A、200A）也具有相同大小。

隨著3D-P存儲內(nèi)容的增加（3D-P的單芯存儲容量可達(dá)到1Tb），3D-P中將存儲各種內(nèi)容，包括對讀取速度要求不高的多媒體內(nèi)容（如數(shù)碼書籍、數(shù)碼地圖、音樂、電影、和/或視頻等）和對讀取速度要求較高的軟游內(nèi)容（如操作系統(tǒng)、軟件、和/或游戲等）。現(xiàn)有技術(shù)將這些對速度要求各自不同的內(nèi)容集成在同一3D-P芯片上，且采用相同大小的存儲塊和存儲陣列。這會導(dǎo)致諸多問題：如果存儲陣列太小，較低的陣列效率導(dǎo)致芯片成本過高；如果存儲陣列太大，較慢的讀取速度不能滿足軟游內(nèi)容對速度的要求。

發(fā)明內(nèi)容

本發(fā)明的主要目的是優(yōu)化三維印錄存儲器（3D-P）的陣列效率和讀取速度。

為了實(shí)現(xiàn)這些以及別的目的，本發(fā)明提出一種混合型三維印錄存儲器（3D-P）。它充分利用了存儲在3D-P中內(nèi)容已知的事實(shí)，根據(jù)每個內(nèi)容所需的讀取速度來調(diào)整存儲該內(nèi)容之存儲陣列的大小。不需要高速讀取的多媒體內(nèi)容（如數(shù)碼書籍、數(shù)碼地圖、音樂、電影、和/或視頻等）存儲在大存儲塊和/或大存儲陣列中，需要高速讀取的軟游內(nèi)容（如操作系統(tǒng)、軟件、和/或游戲等）存儲在小存儲塊和/或小存儲陣列中。在一個實(shí)施例中，這些具有不同大小的存儲塊可以肩并肩地排列在一起。在另一實(shí)施例中，一個大存儲陣列下面可以含有多個肩并肩排列的小存儲陣列。

相應(yīng)地，本發(fā)明提出一種混合型三維印錄存儲器（3D-P），其特征在于包括：一第一存儲塊(1a)，該第一存儲塊(1a)存儲多媒體內(nèi)容；一第二存儲塊(1ac)，該第二存儲塊(1ac)存儲軟游內(nèi)容；該第一存儲塊(1a)比該第二存儲塊(1ac)大。

本發(fā)明還提出一種混合型三維印錄存儲器（3D-P），其特征在于包括：一第一存儲陣列(200A)，該第一存儲陣列(200A)存儲多媒體內(nèi)容；一第二存儲陣列(100A)，該第二存儲陣列(100A)存儲軟游內(nèi)容；該第一存儲陣列(200A)比該第二存儲塊(100A)大。

附圖說明

圖1A是一種現(xiàn)有技術(shù)中三維印錄存儲器（3D-P）的截面圖；圖1B是一現(xiàn)有技術(shù)中3D-P的芯片示意圖。

圖2顯示陣列效率、讀取速度與陣列大小之間的關(guān)系。

圖3是第一種混合型3D-P的芯片示意圖。

圖4是第二種混合型3D-P的芯片截面圖。

注意到，這些附圖僅是概要圖，它們不按比例繪圖。為了顯眼和方便起見，圖中的部分尺寸和結(jié)構(gòu)可能做了放大或縮小。在不同實(shí)施例中，相同的符號一般表示對應(yīng)或類似的結(jié)構(gòu)。

具體實(shí)施方式

圖2顯示陣列效率、讀取速度與陣列大小之間的關(guān)系。對于小存儲陣列，由于每個存儲陣列的周邊電路大小基本固定，故陣列效率較低。隨著存儲陣列的變大，雖然陣列效率增加了，但是由于寄生電阻和電容增加，讀取速度降低。