[發明專利]一種基于擴展漢明碼的二維乘積碼編碼裝置及編碼方法

有效

• 申請號: 201510073415.6
• 申請日: 2015-02-11
• 公開（公告）號: CN104601180B
• 公開（公告）日: 2017-05-24
• 發明（設計）人: 張萌;李保申;李紅;郭仲亞;黃成;田茜
• 申請（專利權）人: 東南大學
• 主分類號: H03M13/29
• 分類號: H03M13/29
• 代理公司: 南京蘇高專利商標事務所(普通合伙)32204
• 代理人: 柏尚春

1.一種基于擴展漢明碼的二維乘積碼編碼裝置，其特征在于，該裝置包括：信息輸入緩存模塊、編碼控制電路模塊、編碼信息存儲電路模塊和子碼編碼邏輯電路模塊，所述信息輸入緩存模塊用于利用FIFO存儲器將編碼原始信息進行存儲并輸出編碼數據流至所述編碼信息存儲電路模塊，同時輸出編碼使能信號至所述編碼控制電路模塊；所述編碼控制電路模塊，用于在所述編碼使能信號有效后啟動電路內部的計數器，并在時鐘周期內利用選擇器控制信號和地址控制信號對所述編碼信息存儲電路模塊進行控制，最終輸出編碼信息和編碼輸出使能信號；所述編碼信息存儲電路模塊，用于在所述時鐘周期內對所述編碼數據流進行存儲，然后根據所述選擇器控制信號和所述地址控制信號利用所述子碼編碼邏輯電路模塊進行子碼編碼，并將信息位數據流和校驗位數據流輸送至所述編碼控制電路模塊用于輸出所述編碼信息。

2.根據權利要求1所述的基于擴展漢明碼的二維乘積碼編碼裝置，其特征在于，所述編碼信息存儲電路模塊包括：四個選擇器、含有k個k位的信息位寄存器的信息位寄存器組、含有k個n-k位的行校驗寄存器的行校驗寄存器組、含有k個n-k位的列校驗寄存器的列校驗寄存器組、含有n-k個n-k位的雙重校驗寄存器的雙重校驗寄存器組，每個寄存器組的輸入端都連接相應選擇器的輸出，其中n為所述編碼信息子碼長度，k為所述信息位數據的長度。

3.根據權利要求2所述的基于擴展漢明碼的二維乘積碼編碼裝置，其特征在于，所述編碼控制電路模塊內部計數器的計數范圍為1～n+2k。

4.根據權利要求1所述的基于擴展漢明碼的二維乘積碼編碼裝置，其特征在于，所述子碼編碼邏輯電路模塊包括：

可重構行碼編碼運算電路，用于對所述編碼信息存儲電路模塊存儲的行信息數據流進行擴展漢明碼編碼，并將編碼后的行校驗數據流反饋給所述編碼信息存儲電路模塊進行存儲；

可重構列碼編碼運算電路，用于對所述編碼信息存儲電路模塊存儲的列信息數據流進行擴展漢明碼編碼，并將編碼后的列校驗數據流反饋給所述編碼信息存儲電路模塊進行存儲；

所述可重構列碼編碼運算電路和所述可重構行碼編碼運算電路采用相同的電路結構。

5.一種基于擴展漢明碼的二維乘積碼編碼方法，其特征在于，該方法包括以下步驟：

(1)信息輸入緩存模塊利用FIFO存儲器將編碼原始信息進行存儲并輸出編碼數據流至編碼信息存儲電路模塊，同時輸出編碼使能信號至編碼控制電路模塊；

(2)所述編碼控制電路模塊在所述編碼使能信號有效后啟動電路內部的計數器，并在時鐘周期內利用選擇器控制信號和地址控制信號對子碼編碼邏輯電路模塊進行控制；

(3)所述編碼信息存儲電路模塊在所述時鐘周期內對所述編碼數據流進行存儲，然后根據所述選擇器控制信號和所述地址控制信號利用子碼編碼邏輯電路模塊進行子碼編碼，并將所得到的校驗位信息進行存儲，以及將信息位數據流和校驗位數據流輸送至所述編碼控制電路模塊；

(4)所述編碼控制電路模塊根據所述信息位數據流和所述校驗位數據流得到完整的編碼信息并進行輸出，同時輸出編碼輸出使能信號。

6.根據權利要求5所述的基于擴展漢明碼的二維乘積碼編碼方法，其特征在于，所述編碼控制電路模塊內部計數器的計數范圍為1～n+2k，其中n為所述編碼信息子碼長度，k為所述信息位數據的長度。

7.根據權利要求6所述的基于擴展漢明碼的二維乘積碼編碼方法，其特征在于，所述編碼信息存儲電路模塊包括：選擇器、信息位寄存器組、行校驗寄存器組、列校驗寄存器組、雙重校驗寄存器組，每個寄存器組分別與對應的選擇器連接，所述子碼編碼邏輯電路模塊包括可重構行碼編碼運算電路和可重構列碼編碼運算電路，步驟(3)中所述編碼信息存儲電路模塊在所述時鐘周期內進行數據存儲、子碼編碼和數據流的輸送，包括以下步驟：

計數值為1～k：依次將所述編碼數據流存入編碼信息存儲電路模塊中的信息位寄存器組中，所述信息位寄存器組包含k個k位的信息位寄存器；

計數值為k+1～2*k：將信息位寄存器組中存儲的數據作為行信息數據流依次送至所述可重構行碼編碼運算電路進行編碼得到行校驗位數據，并將所述行校驗數據依次存儲至行校驗寄存器組中，所述行校驗寄存器組包含k個n-k位的行校驗寄存器；同時，將信息位寄存器組的比特數據從最高位到最低位依次取出，且信息位寄存器1的比特位為最高位，信息位寄存器k的相同比特位為最低位合并后作為列信息數據流依次送至所述可重構列碼編碼運算電路進行編碼得到列校驗位數據，并將所述列校驗位數據依次存儲至列校驗寄存器組，所述列校驗寄存器組包含k個n-k位的列校驗寄存器；

計數值為2*k+1～n+k：每計數一次將所述列校驗寄存器組的最高位至最低位作為行信息數據流送入所述重構行碼編碼運算電路，并將得到的行信息數據流依次存入雙重校驗寄存器組，所述雙重校驗寄存器組包含n-k個n-k位的雙重校驗寄存器；

同時，在此計數范圍內，同步進行編碼信息的輸出，將信息位寄存器中存儲的數據與對應的行校驗寄存器中存儲的數據，前者作為高位后者作為低位，合并為一個n比特的編碼數據送至所述編碼控制電路模塊，所述編碼控制電路模塊輸出編碼信息，同時編碼輸出使能有效；

計數值為n+k+1～n+2*k：在計數范圍n+k+1～2*k內，繼續將所述編碼信息存儲電路模塊中的編碼信息輸出；在計數范圍2*k+1～3*k內，輸出的編碼信息由信息位寄存器中的數據與行校驗寄存器中的數據合并而成的并行n比特數據；在計數范圍3*k+1～n+2*k內，輸出的編碼信息由列校驗寄存器和雙重校驗寄存器中的數據合并而成的并行n比特數據。