[發(fā)明專利]用于混合存儲器的系統(tǒng)、方法和裝置

有效

• 申請?zhí)枺?/td>: 201510062141.0
• 申請日: 2010-12-10
• 公開（公告）號: CN104575568B
• 公開（公告）日: 2018-10-26
• 發(fā)明（設(shè)計）人: D·鄧寧;B·卡斯珀;R·穆尼;M·曼蘇里;J·E·若斯
• 申請（專利權(quán)）人: 英特爾公司
• 主分類號: G11C5/02
• 分類號: G11C5/02
• 代理公司: 永新專利商標(biāo)代理有限公司 72002
• 代理人: 劉瑜;王英

本發(fā)明的實(shí)施例總體上針對一種用于混合存儲器的系統(tǒng)、方法和裝置。在一個實(shí)施例中，混合存儲器可以包括封裝襯底。該混合存儲器還可以包括附著到封裝襯底的第一側(cè)的混合存儲緩沖器芯片。高速輸入/輸出(HSIO)邏輯支持與處理器的HSIO接口?；旌洗鎯ζ鬟€包括用于支持在HSIO接口上的分組處理協(xié)議的分組處理邏輯。另外，混合存儲器還具有垂直地堆疊在混合存儲緩沖器上的一個或多個存儲器瓦片。

本申請是申請日為2010年12月10日、申請?zhí)枮?01080054325.8、發(fā)明名稱為“用于混合存儲器的系統(tǒng)、方法和裝置”的中國發(fā)明專利申請的分案申請。

技術(shù)領(lǐng)域

本發(fā)明的實(shí)施例總體上涉及集成電路領(lǐng)域，并且更具體地，涉及用于混合存儲器的系統(tǒng)、方法和裝置。

背景技術(shù)

由于存儲器導(dǎo)致了未來微處理器系統(tǒng)的關(guān)鍵瓶頸，所以對存儲器帶寬、功率效率和形狀因數(shù)的優(yōu)化變得日益重要。大部分的CPU系統(tǒng)利用基于動態(tài)隨機(jī)存取存儲器(DRAM)的大容量存儲器解決方案來提供容量和帶寬是常見的。然而，DRAM工藝技術(shù)主要是針對容量和成本進(jìn)行優(yōu)化的，卻犧牲了帶寬和功率效率。另一方面，通常用于CPU的邏輯工藝技術(shù)是針對邏輯密度、功率效率和帶寬進(jìn)行優(yōu)化的，其缺陷是較高的成本以及較低的存儲密度。

附圖說明

在附圖的圖中，通過示例而非限制的方式示出了本發(fā)明的實(shí)施例，在附圖中，類似的參考數(shù)字指代類似的元件。

圖1是示出了實(shí)施至少一個混合存儲設(shè)備的計算系統(tǒng)的所選擇方面的高級框圖。

圖2示出了混合存儲設(shè)備的實(shí)施例的更詳細(xì)的視圖。

圖3A示出了包括在混合存儲器封裝中的層覆蓋型(strata-footprint)全混合存儲緩沖器的實(shí)施例的側(cè)視圖。

圖3B示出了包括在混合存儲器封裝中的層覆蓋型全混合存儲緩沖器的實(shí)施例的俯視圖。

圖4A示出了包括在混合存儲器封裝中的小覆蓋型(small-footprint)局部混合存儲緩沖器的實(shí)施例的側(cè)視圖。

圖4B示出了包括在混合存儲器封裝中的小覆蓋型局部混合存儲緩沖器的實(shí)施例的分解側(cè)視圖。

圖4C示出了包括在混合存儲器封裝中的小覆蓋型局部混合存儲緩沖器的實(shí)施例的俯視圖。

圖5示出了混合存儲器封裝的可替換實(shí)施例的側(cè)視圖。

圖6描述了在每個存儲器層或存儲器瓦片(tile)中實(shí)施的用于在初始化期間能夠動態(tài)地進(jìn)行獨(dú)立尋址的掃描鏈邏輯的實(shí)施例。

圖7是混合存儲設(shè)備中的存儲器瓦片的實(shí)施例的框圖。

圖8是混合存儲設(shè)備中的存儲緩沖器的實(shí)施例的框圖。

圖9示出了利用混合堆疊式存儲器的兩級存儲系統(tǒng)的實(shí)施例。

圖10是利用自適應(yīng)功率邏輯來優(yōu)化向混合存儲設(shè)備輸送的功率的過程的實(shí)施例的流程圖。

圖11是利用自適應(yīng)刷新邏輯來優(yōu)化向混合存儲設(shè)備輸送的功率的過程的實(shí)施例的流程圖。

具體實(shí)施方式

實(shí)施例總體上針對用于實(shí)施混合存儲器的系統(tǒng)、方法和裝置。

圖1是示出了實(shí)施至少一個混合存儲設(shè)備的計算系統(tǒng)的所選擇方面的高級框圖。