[發明專利]高速低功耗多閾值同步置位復位D型觸發器

有效

• 申請號: 201510061549.6
• 申請日: 2015-02-06
• 公開（公告）號: CN104639116A
• 公開（公告）日: 2015-05-20
• 發明（設計）人: 吳虎成;胡封林;郭陽;李振濤;劉祥遠;梁斌;池雅慶;劉堯;胡春媚;劉蓬俠;劉必慰;陳建軍;韓龍
• 申請（專利權）人: 中國人民解放軍國防科學技術大學
• 主分類號: H03K3/356
• 分類號: H03K3/356;H03K3/012
• 代理公司: 湖南兆弘專利事務所 43008
• 代理人: 周長清

技術領域

本發明主要涉及到大規模集成電路設計領域，特指一種高速低功耗多閾值同步置位復位D型觸發器。

背景技術

隨著工藝技術的不斷提高，目前超大規模集成電路設計已進入深亞微米階段。特征尺寸的降低，必然會帶來MOS器件的閾值電壓的降低，使得電路的漏電流隨著特征尺寸的降低而呈指數形式上升，直接造成了電路漏電流功耗迅速增加。由漏電流帶來的靜態功耗已經不能被忽視。

工作在GHz范圍內的系統，其功耗達到了幾十w，甚至是幾百w以上。過大的功耗帶來了一系列的問題，已成為超大規模集成電路發展的一個重要障礙。高的功耗導致了芯片溫度的高溫。工作溫度的升高不僅使電路的各種物理缺陷所造成的故障顯現出來，而且高的工作溫度使電路的連線電阻變大，線延時增加，導致嚴重的時延故障。同時，工作溫度的升高將導致漏電流的增大，使芯片內部的工作容易失效，壽命縮短等。這些最終導致了電路的可靠性大大降低。有研究表明，溫度每升高10^oC，器件的故障率就提高2倍。

低功耗設計技術貫穿于從系統級到器件（工藝）級的整個數字系統設計過程。集成電路設計的層次可以劃分為以下幾個層次：系統級、功能級（行為算法級）、寄存器傳輸級（結構級）、門級（邏輯電路級）、版圖級（物理級）。

觸發器、鎖存器是構成時序邏輯電路的基本單元，觸發器、鎖存器消耗的功耗約占整個芯片的15%~45%。針對現在時鐘頻率越來越高的現象，觸發器、鎖存器的功耗比重在整個芯片中也越來越重，減少觸發器的功耗，已經成為整個芯片設計的必備要求。

現在工藝技術發展到深亞微米階段，漏電流帶來的靜態功耗己經成為不可忽視的功耗。降低漏電流功耗就是要降低漏電流。漏電流主要包括亞閾值漏電流、pn結反相漏電流和擊穿電流等，而其中的亞閾值漏電流是漏電流的最主要部分。

當前電路設計中，已提出幾種降低漏電流的技術。

1、亞閾值漏電流控制。多閾值?CMOS電路(Multi-threshold?CMOS)是在一個電路中應用了多個閾值電壓來控制亞閾值電流，也就是電路中管子的閾值電壓有不同的值。目前應用的比較多的是雙闡值電壓，即在關鍵的通路采用低闡值MOS管，可以得到好的性能，而在輔助通路采用高閾值MOS管，以減小亞閾值漏電流。

2、動態閾值電壓CMOS(?Dynamic?Threshold?Voltage?CMOS)控制。動態閾值電路是根據電路的狀態來改變閾值。最早是通過一個自我調節閾值電壓的負反饋電路來估計和穩定漏電流，反饋電路主要是通過調節襯底電壓來調節閾值電壓的，這樣增加了電路的面積，也增加了一定的功耗。隨后，又有從業者提出了一種動態MOS管，將襯底與輸入相連接，這樣襯底電壓就隨著輸入電壓的變化而變，無需附加電路。這種電路能夠進一步降低一定的電源電壓來降低功耗，但漏電流不一定能降低，而且工藝技術比較高。

3、晶體管重排法。晶體管重排法是先定義電路的一個輸入向量，該向量可以降低電路的漏電流。當每個門處于高漏電流的時候，在電源與地之間、或者是上拉網絡與下拉網絡之間插入一個漏電流控制晶體管用來減小漏電流。這就需要又計算一個預定的向量，而且通過插入管子來降低漏電流。雖然能降低一定的功耗，但這個管子本身也會消耗一定的能量，并且會增加電路的面積以及增加電路設計的復雜度。

發明內容

本發明要解決的技術問題就在于：針對現有技術存在的技術問題，本發明提供一種本發明提供一種結構簡單、成本低廉、可提高傳輸效率、降低靜態漏電流和功耗的高速低功耗多閾值同步置位復位D型觸發器。

為解決上述技術問題，本發明采用以下技術方案：

一種高速低功耗多閾值同步置位復位D型觸發器，包括：

低功耗控制電路，用來接收低功耗控制輸入信號slp，對低功耗控制輸入信號slp進行緩沖處理后分別輸出信號：sleep和nsleep；

置位控制電路，用來接收同步置位輸入信號set，對同步置位輸入信號set進行緩沖處理后分別輸出信號：s和ns；

主鎖存器，用來接收數據信號d、正相時鐘輸入信號clk、反相時鐘輸入信號nclk、同步復位輸入信號r、及信號sleep、nsleep、s和ns；所述主鎖存器在正相時鐘輸入信號clk、反相時鐘輸入信號nclk的控制下對數據信號d進行鎖存處理后輸出信號qt；