[發(fā)明專利]一種星載數(shù)傳發(fā)射機(jī)的多數(shù)據(jù)通道自主選擇處理裝置

有效

• 申請?zhí)枺?/td>: 201510059282.7
• 申請日: 2015-02-04
• 公開（公告）號: CN104579455B
• 公開（公告）日: 2018-08-14
• 發(fā)明（設(shè)計(jì)）人: 陳劼;江潔;鐘鳴
• 申請（專利權(quán)）人: 上海航天測控通信研究所
• 主分類號: H04B7/185
• 分類號: H04B7/185;H04B1/02
• 代理公司: 上海漢聲知識產(chǎn)權(quán)代理有限公司 31236
• 代理人: 胡晶

1.一種星載數(shù)傳發(fā)射機(jī)的多數(shù)據(jù)通道自主選擇處理裝置，其特征在于，包括：

接口芯片，用于接收星上的n路時鐘數(shù)據(jù)信號并對其進(jìn)行電平轉(zhuǎn)換后輸出處理后的時鐘數(shù)據(jù)信號至FPGA芯片；

FPGA芯片，與所述接口芯片連接，用于對所述處理后的時鐘數(shù)據(jù)信號進(jìn)行識別和判斷，以選擇有效時鐘及其對應(yīng)的數(shù)據(jù)通道，并將選出的時鐘信號送入PLL電路進(jìn)行倍頻，倍頻后的時鐘信號再送回FPGA芯片以進(jìn)行對選通數(shù)據(jù)的格式變換，得到I、Q兩路信號；

PLL電路，與所述FPGA芯片連接，用于對時鐘信號進(jìn)行倍頻；

其中，所述n路時鐘數(shù)據(jù)信號對應(yīng)在n個數(shù)據(jù)通道傳輸，所述時鐘數(shù)據(jù)信號包括伴隨時鐘信號及數(shù)據(jù)信號，n為正整數(shù)；

所述FPGA芯片包括時鐘判斷選擇模塊、時鐘MUX、數(shù)據(jù)MUX以及格式變換單元；

所述時鐘判斷選擇模塊用于接收來自接口芯片的n路伴隨時鐘信號并檢測，以得到有效時鐘的時鐘選擇信號并將其輸入至所述時鐘MUX及數(shù)據(jù)MUX；

所述時鐘MUX用于根據(jù)所述時鐘選擇信號對來自接口芯片的n路伴隨時鐘信號進(jìn)行選擇，選出時鐘有效的伴隨時鐘信號，并將該伴隨時鐘信號輸入所述PLL電路；

所述數(shù)據(jù)MUX用于根據(jù)所述時鐘選擇信號對來自接口芯片的n路數(shù)據(jù)進(jìn)行選擇，選出時鐘有效的伴隨時鐘信號所在數(shù)據(jù)通道的數(shù)據(jù)信號，并將該數(shù)據(jù)信號輸出至所述格式變化單元進(jìn)行格式變換，變換得到I、Q兩路信號；

所述時鐘判斷選擇模塊包括三個相同的時鐘判斷選擇單元及一表決器，每個時鐘判斷選擇單元均對輸入的n路伴隨時鐘信號進(jìn)行檢測，以得到包含有效時鐘的選通信號作為初級時鐘選擇信號，該選通信號包括位數(shù)據(jù)，三個時鐘判斷選擇單元所輸出的三個初級時鐘選擇信號輸入所述表決器進(jìn)行表決后輸出最終的時鐘選擇信號，該最終的時鐘選擇信號輸入所述時鐘MUX及數(shù)據(jù)MUX以分別進(jìn)行時鐘信號及數(shù)據(jù)信號的選擇。

2.根據(jù)權(quán)利要求1所述的星載數(shù)傳發(fā)射機(jī)的多數(shù)據(jù)通道自主選擇處理裝置，其特征在于，所述時鐘判斷選擇單元包括n個時鐘檢測單元和1個通道選擇單元；所述n個時鐘檢測單元分別接收所述n路伴隨時鐘信號，并檢測輸入的所述n路伴隨時鐘信號對應(yīng)的時鐘是否有效，得到n個檢測結(jié)果信息；其中，所述n個檢測結(jié)果信息中，時鐘有效的檢測結(jié)果信息與時鐘無效的檢測結(jié)果信息輸入所述通道選擇單元進(jìn)行編碼，產(chǎn)生包含有效時鐘信息的初級時鐘選擇信號并輸出。

3.根據(jù)權(quán)利要求2所述的星載數(shù)傳發(fā)射機(jī)的多數(shù)據(jù)通道自主選擇處理裝置，其特征在于，所述時鐘檢測單元包括1/m分頻器、同步處理單元、上升沿提取單元、上升沿間隔檢測單元、下降沿提取單元、下降沿間隔檢測單元、計(jì)數(shù)器單元、判斷邏輯以及延時監(jiān)測單元；所述計(jì)數(shù)器單元包括第一計(jì)數(shù)器及第二計(jì)數(shù)器；

所述1/m分頻器用于對輸入的所述伴隨時鐘信號進(jìn)行1/m分頻，得到分頻時鐘信號并輸出至所述同步處理單元；

所述同步處理單元用于使用本地時鐘對分頻時鐘信號進(jìn)行同步化處理，得到同步時鐘信號，并輸出至所述上升沿檢測單元和下降沿檢測單元；

所述上升沿檢測單元通過兩級級聯(lián)寄存器間的狀態(tài)變化對同步時鐘信號的上升沿到來的時刻進(jìn)行檢測，得到上升沿時刻信息并輸出至所述上升沿間隔檢測單元，所述上升沿間隔檢測單元根據(jù)上升沿時刻信息在每個上升沿到來的時刻讀取第一計(jì)數(shù)器的計(jì)數(shù)值并將第一計(jì)數(shù)器復(fù)位，獲得上升沿間隔數(shù)值并輸出至所述判斷邏輯；

所述下降沿檢測單元通過兩級級聯(lián)寄存器間的狀態(tài)變化對同步時鐘信號的下降沿到來的時刻進(jìn)行檢測，得到下降沿時刻信息并輸出至所述下降沿間隔檢測單元，所述下降沿間隔檢測單元根據(jù)下降沿時刻信息在每個下降沿到來的時刻讀取第二計(jì)數(shù)器的計(jì)數(shù)值并將第二計(jì)數(shù)器復(fù)位，獲得下降沿間隔數(shù)值并輸出至所述判斷邏輯；

所述判斷邏輯用于將上升沿間隔數(shù)值及下降沿間隔數(shù)值與事先存儲好的數(shù)值范圍做比較；若上升沿之間、下降沿之間的間隔數(shù)值均在此數(shù)值范圍內(nèi)，則時鐘有效，輸出置位信息，否則，時鐘無效，輸出清零信息；

所述延時監(jiān)測單元用于接收所述置位信息或清零信息，同時對判斷邏輯的輸出進(jìn)行監(jiān)測，若判斷出所述分頻時鐘信號在若干個周期內(nèi)輸出電平均為高，則所述延時監(jiān)測單元進(jìn)行一次狀態(tài)更新，并輸出所述置位信息至所述通道選擇單元，反之，則輸出所述清零信息至所述通道選擇單元；

其中，所述數(shù)值范圍為預(yù)先設(shè)置的輸入時鐘最大允許頻差范圍，m為正整數(shù)。