[發(fā)明專利]時鐘生成方法及時鐘生成電路有效
| 申請?zhí)枺?/td> | 201510058368.8 | 申請日： | 2015-02-04 |
| 公開（公告）號： | CN104821802B | 公開（公告）日： | 2018-11-27 |
| 發(fā)明（設(shè)計）人： | 鱷渕智弘 | 申請（專利權(quán)）人： | 株式會社巨晶片 |
| 主分類號： | H03K3/02 | 分類號： | H03K3/02 |
| 代理公司： | 北京銘碩知識產(chǎn)權(quán)代理有限公司 11286 | 代理人： | 孫昌浩;韓明花 |
| 地址： | 日本*** | 國省代碼： | 日本;JP |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 時鐘 生成 方法 電路 | ||
1.一種時鐘生成方法，在搭載1個以上的功能模塊、及控制所述1個以上的功能模塊的工作的控制電路的半導(dǎo)體芯片中，生成向所述控制電路及所述1個以上的功能模塊中的每一個供給的延遲時鐘，其特征在于，所述時鐘生成方法包括：
根據(jù)分頻比設(shè)定信號，生成將源時鐘進行分頻的可變分頻時鐘的步驟；
為了使所述控制電路和所述1個以上的功能模塊中的每一個與所述可變分頻時鐘同步而工作，在沒有使所述可變分頻時鐘延遲的時鐘同步電路的情形下，根據(jù)從生成所述可變分頻時鐘的可變分頻電路傳輸?shù)剿?個以上的功能模塊的各所述可變分頻時鐘的傳輸距離，對傳輸?shù)剿?個以上的功能模塊的各可變分頻時鐘計算與所述源時鐘同步而使所述可變分頻時鐘延遲的時鐘數(shù)的步驟；
求出最大時鐘數(shù)的步驟，所述最大時鐘數(shù)是在計算出的所述時鐘數(shù)中最大的時鐘數(shù)以上的時鐘數(shù)；
與所述源時鐘同步而生成使所述可變分頻時鐘延遲所述最大時鐘數(shù)的第1延遲時鐘，并將所述第1延遲時鐘供給于與所述第1延遲時鐘同步工作的所述控制電路的步驟；
與所述源時鐘同步而生成使所述可變分頻時鐘分別延遲所述最大時鐘數(shù)的1個以上的第2延遲時鐘，并將所述1個以上的第2延遲時鐘中的每一個供給于與所述1個以上的第2延遲時鐘中的每一個同步而工作的所述1個以上的功能模塊中的每一個的步驟。
2.根據(jù)權(quán)利要求1所述的時鐘生成方法，其特征在于，
所述分頻比設(shè)定信號從所述半導(dǎo)體芯片的外部輸入。
3.根據(jù)權(quán)利要求1所述的時鐘生成方法，其特征在于，
所述分頻比設(shè)定信號從搭載于所述半導(dǎo)體芯片的其他功能模塊輸入。
4.一種時鐘生成電路，在搭載1個以上的功能模塊、及控制所述1個以上的功能模塊的工作的控制電路的半導(dǎo)體芯片中，生成延遲時鐘，所述延遲時鐘供給到所述控制電路及所述1個以上的功能模塊中的每一個，其特征在于，所述時鐘生成電路包括：
可變分頻電路，根據(jù)分頻比設(shè)定信號，生成將源時鐘進行分頻的可變分頻時鐘；
第1時鐘同步電路，與所述源時鐘同步而生成使所述可變分頻時鐘延遲了預(yù)先設(shè)定的最大時鐘數(shù)的第1延遲時鐘，并將所述第1延遲時鐘供給于與所述第1延遲時鐘同步而工作的所述控制電路；
1個以上的第2時鐘同步電路，與所述源時鐘同步而生成使所述可變分頻時鐘分別延遲所述最大時鐘數(shù)的1個以上的第2延遲時鐘，并將所述1個以上的第2延遲時鐘中的每一個供給于與所述1個以上的第2延遲時鐘中的每一個同步而工作的所述1個以上的功能模塊中的每一個，
所述最大時鐘數(shù)是，為了使所述控制電路和所述1個以上的功能模塊中的每一個與所述可變分頻時鐘同步而工作，在沒有所述第1時鐘同步電路及所述1個以上的第2時鐘同步電路的情形下，根據(jù)從所述可變分頻電路傳輸?shù)剿?個以上的功能模塊的各所述可變分頻時鐘的傳輸距離，對傳輸?shù)剿?個以上的功能模塊的各可變分頻時鐘計算出的、與所述源時鐘同步而使所述可變分頻時鐘延遲的時鐘數(shù)中最大的時鐘數(shù)以上的時鐘數(shù)。
5.根據(jù)權(quán)利要求4所述的時鐘生成電路，其特征在于，
所述分頻比設(shè)定信號從所述半導(dǎo)體芯片的外部輸入。
6.根據(jù)權(quán)利要求4所述的時鐘生成電路，其特征在于，
所述分頻比設(shè)定信號從搭載于所述半導(dǎo)體芯片的其他功能模塊輸入。
7.根據(jù)權(quán)利要求4至6中的任一項所述的時鐘生成電路，其特征在于，
所述第1時鐘同步電路具備串聯(lián)連接的、與所述最大時鐘數(shù)對應(yīng)的級數(shù)的延遲電路，且通過與所述源時鐘同步而使所述可變分頻時鐘各延遲1個時鐘，從而生成使所述可變分頻時鐘延遲所述最大時鐘數(shù)的所述第1延遲時鐘。
8.根據(jù)權(quán)利要求4至6中的任一項所述的時鐘生成電路，其特征在于，
所述1個以上的第2時鐘同步電路分別具備串聯(lián)連接的、與所述最大時鐘數(shù)對應(yīng)的級數(shù)的延遲電路，且通過與所述源時鐘同步而使所述可變分頻時鐘各延遲1個時鐘，從而生成使所述可變分頻時鐘延遲所述最大時鐘數(shù)的所述第2延遲時鐘。
9.根據(jù)權(quán)利要求8所述的時鐘生成電路，其特征在于，
與所述最大時鐘數(shù)對應(yīng)的級數(shù)的延遲電路中，至少1個延遲電路設(shè)置于所述功能模塊的外部，剩余的延遲電路設(shè)置于所述功能模塊的內(nèi)部。
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