[發明專利]一種移位寄存器及其驅動方法、柵極驅動電路、顯示裝置

有效

• 申請號: 201510055859.7
• 申請日: 2015-02-03
• 公開（公告）號: CN104537980B
• 公開（公告）日: 2017-03-29
• 發明（設計）人: 馬占潔;孫拓
• 申請（專利權）人: 京東方科技集團股份有限公司
• 主分類號: G09G3/20
• 分類號: G09G3/20;G09G3/36;G11C19/28
• 代理公司: 北京中博世達專利商標代理有限公司11274
• 代理人: 申健

技術領域

本發明涉及顯示技術領域，尤其涉及一種移位寄存器及其驅動方法、柵極驅動電路、顯示裝置。

背景技術

為了實現顯示裝置的正常顯示，顯示裝置需要包括柵極驅動電路。具體地，柵極驅動電路包括多個相互級聯的移位寄存器。

具體地，移位寄存器的結構如圖1所示，該移位寄存器包括輸入模塊、輸出模塊和輸出控制模塊，其中，輸入模塊包括M1，輸出模塊包括M2和M3，輸出控制模塊包括M4、M5、C1和C2，其中，M1-M5均為低電平開啟的PMOSFET。其工作過程的時序圖如圖2所示，在t1階段，起始信號輸入端STV輸入的起始信號和第一時鐘信號輸入端CK1輸入的第一時鐘信號為低電平信號，第二時鐘信號輸入端CK2輸入的第二時鐘信號為高電平信號，此時，M1、M2、M3、M4和M5均開啟，信號輸出端Output無信號輸出；在t2階段，起始信號輸入端STV輸入的起始信號和第一時鐘信號輸入端CK1輸入的第一時鐘信號為高電平信號，第二時鐘信號輸入端CK2輸入的第二時鐘信號為低電平信號，M1、M4和M5關閉，由于C2和C1的作用，M2和M3開啟，信號輸出端Output輸出輸出信號。

發明人發現，在第二時鐘信號輸入端CK2輸入的第二時鐘信號變化時，M2的柵極上的信號會受到M2的柵極和漏極之間形成的耦合電容的影響，進而影響輸出端Output輸出的輸出信號，導致輸出信號變差，影響移位寄存器的輸出效果。

發明內容

本發明所要解決的技術問題在于提供一種移位寄存器及其驅動方法、柵極驅動電路、顯示裝置，能夠降低輸出模塊關聯的時鐘信號的變化對輸出信號的影響，改善移位寄存器的輸出效果。

為解決上述技術問題，本發明實施例提供了一種移位寄存器，采用如下技術方案：

一種移位寄存器包括：輸入模塊、輸出模塊和輸出控制模塊；

所述輸入模塊控制起始信號輸入端和第一節點之間的信號傳輸；

所述輸出模塊控制信號輸出端的信號輸出，所述輸出模塊包括第一輸出單元和第二輸出單元，其中，所述第一輸出單元連接第一節點，所述第一節點控制所述第一輸出單元，所述第一輸出單元控制第二時鐘信號輸入端和所述信號輸出端之間的信號傳輸，所述第二輸出單元連接第二節點，所述第二節點控制所述第二輸出單元，所述第二輸出單元控制高電平信號輸入端和所述信號輸出端之間的信號傳輸；

所述輸出控制模塊包括第一控制單元和第二控制單元，其中，所述第一控制單元控制所述第一節點的電平，所述第二控制單元控制所述第二節點的電平。

所述輸入模塊包括第一薄膜晶體管，所述第一薄膜晶體管為p型薄膜晶體管或者n型薄膜晶體管，所述第一薄膜晶體管的柵極連接第一時鐘信號輸入端，源極連接所述起始信號輸入端，漏極連接所述第一節點。

所述第一輸出單元包括第二薄膜晶體管，所述第二薄膜晶體管為p型薄膜晶體管或者n型薄膜晶體管，所述第二薄膜晶體管的柵極連接所述第一節點，源極連接所述信號輸出端，漏極連接所述第二時鐘信號輸入端。

所述第二輸出單元包括第三薄膜晶體管，所述第三薄膜晶體管為p型薄膜晶體管，所述第三薄膜晶體管的柵極連接所述第二節點，源極連接所述高電平信號輸入端，漏極連接所述信號輸出端。

所述第一控制單元包括第四薄膜晶體管、第五薄膜晶體管、第六薄膜晶體管、第七薄膜晶體管、第八薄膜晶體管、第一電容和第二電容；所述第四至第八薄膜晶體管均為p型薄膜晶體管；

其中，所述第四薄膜晶體管的柵極連接所述第一節點，源極連接第三節點，漏極連接所述高電平信號輸入端；

所述第五薄膜晶體管的柵極連接第三時鐘信號輸入端，源極連接所述第三節點，漏極連接低電平信號輸入端；

所述第六薄膜晶體管的柵極連接所述第三節點，源極連接所述第七薄膜晶體管的漏極，漏極連接所述高電平信號輸入端；

所述第七薄膜晶體管的柵極連接所述第二時鐘信號輸入端，源極連接所述第一節點，漏極連接所述第六薄膜晶體管的源極；

所述第八薄膜晶體管的柵極連接所述第三時鐘信號輸入端，源極連接所述高電平信號輸入端，漏極連接所述第一節點；

所述第一電容的一端連接所述信號輸出端，另一端連接所述第一節點；

所述第二電容的一端連接所述第三節點，另一端連接所述高電平信號輸入端。

所述第二控制單元包括第九薄膜晶體管、第十薄膜晶體管和第三電容；所述第九、第十薄膜晶體管均為p型薄膜晶體管；